状态机实现cordic算法

借助于实际计算除法的经验，比如11（1011）除以2（0010）（注：以二进制的方式进行），我们首先会比较被除数的最高位是否大于等于除数2，显然该例中1小于10，那么商0，再向下一位看，此时为10，与除数相等，商1余数为0；继续看被除数后一位为1小于除数2，商0，再向下一位看，此时为10，与除数相等，商1余数为1；这样连续比较四次便得到了最后的结果。商为5（0101），余数为1；

快速付里叶变换子程序所需 RAM 空间以输入的首地址为基址,向增加的方向扩展(Fast Fourier Transform subroutine RAM space required to input the first address of the site was to increase the direction of expansion)

说明：  FPGA应用状态机版，适合初学者学习状态机三段式，ASMD图的理解和翻译，以及Verilog语言的应用 最后对仿真的一些理解 其中包含HDL设计及testbench描述 根据要求设计了一个能求出一个32bit字中两个相邻0之间最大间隙的电路。(FPGA application state machine version, suitable for beginners to learn state machine three-stage, ASMD chart understanding and translation, and Verilog language application. Finally, some understanding of simulation, including HDL design and testbench description According to the requirements, a circuit is designed to find the maximum gap between two adjacent zeros in a 32 bit word.)

Booth 算法使用 Verilog HDL 实现用于 16 位乘法签名和未经签名的数字。展位乘数作品上的添加和转移操作的二进制数。

数字秒表的实现，我还写个具体的过程要求等，(there is function of clock,it very useful)

说明：  I2C完整代码，可综合，可仿真，已经过验证(I2C code can been syn and simulation ,veritify)

开发板的原理图 Aduio和 HDMI 是开发板自带的Demo。Schematic of Cyclone V and official demostration about HDMI and Audio.

MATLAB Filter Design HDL Coder Simunlink HDL Coder Xilinx ISE Webpack

说明：  使用Verilog 编程语言实现对11 bit 编码器SSI输出的读取(Use Verilog to read encoder,it's 11 bit and SSI output)

一个从0-1MHZ的正弦DDS发生器，如果你对Verilog语言以及FPGA有兴趣的话，这个可以作为一个入门的教程。有兴趣的朋友们可以来下载，如果有什么不懂的地方可以随时请教楼主，如果代码中有什么问题的话，也可以向楼主提出改正。