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以太网10/100M IP核Verilog源码，可综合。-IP Ethernet 10/100 nuclear Verilog source can be integrated.

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这个使用usb的avr jtag ice的例子,同样有sch和pcb-the use of the USB JTAG ice avr example, the same PCB and sch

vhdl集成电路设计软件.需要用gcc-4.0.2版本编译.-VHDL IC design software. Require gcc- 4.0.2 compiler versions.

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FreeRtos Source code Version 4.04

本文详细的介绍了高精度定时的实现，并给出了定时器设置的例子。-this detailed account of the realization of high precision timing, and the timer is set examples.

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Freescale的LIN总线通讯和UART共用，需要模拟设置间隔点检测报文头，程序只是举例简单数组收发，可以以此为基础进行修改。

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