数控插补器设计

Join repetitive control, Very convenient to use, Iterative self-organizing data analysis.

说明：  设计一个挂载在 APB 总线上的计数器，按照 APB 的时序给计数器赋值，主 机通过地址对计数器进行配置，通过数据输入端口给计数器设置计数器最大值， 并通过数据输出端口输出计数器的计数值。该设计还设置了一个计数完成信号， 当计数器满足模式配置后的计数要求时，会将该信号拉高(A counter mounted on the APB bus is designed. The counter is assigned according to the sequence of APB The computer configures the counter through the address and sets the maximum value of the counter through the data input port, And output the count value of the counter through the data output port. The design also sets a count completion signal, When the counter meets the counting requirements after the mode configuration, the signal will be pulled high)

图像采集、存储控制verilog源代码(Image acquisition, storage, control of Verilog source code)

清华大学电子课程设计：Verilog，QuartusII可正确运行，可下载到FPGA上，完成远程通信的整体任务，PC发数据，键盘输入运算符与运算数计算将结果显示在数码管上并返回给PC机，需异步串口调试软件(Verilog, QuartusII run correctly, can be downloaded to the FPGA, to complete the overall task of remote communication, PC send data, keyboard operators and operands calculation displays the results in digital tube and returned to the PC, to be asynchronous serial debugging software)

使用 Virtex-4 FPGA 器件实现DDR SDRAM控制器 本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。 该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延 迟。 DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设 计使用 SDRAM 器件和 DIMM 开发而成  

QUARTER编程环境实现的智能洗衣机系统，通过DE0板子进行模拟，组要完成洗衣机5个步骤的顺序过程以及系统相应动作(QUARTER programming environment of intelligent washing system, through simulation DE0 board, groups 5 to complete the washing process and the system the sequence of steps corresponding action)

基于 Xilinx Spartan 6 的、在七段译码管上显示、用按键控制计时开始、结束、逐秒累加功能的verilog代码，同时它是此开发板的一个demo工程，也是中山大学移动信息工程课程作业项目之一。希望对有需要参考的孩子有所帮助

The IEEE 30-bus modified test system has 6 synchronous machines with IEEE type-1 exciters, 4 of which are synchronous compensators, 36 buses, 37 transmission lines, 10 transformers and 21 constant impedance loads. The total load demand is 283.4 MW and 126.2 MVAr.

说明：  verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)

基于Verilog的CRC算法源代码，基于Verilog的CRC算法源代码，基于Verilog的CRC算法源代码，基于Verilog的CRC算法源代码，基于Verilog的CRC算法源代码，