IIC驱动 verilog

应用背景基于ZC706和AD9361实现MIMO无线信号的检测，接收端采用最大似然检测算法实现信号的检测。检测出发射端发送额BPSK信号。当然也可以是QPSK，16QAM,64QAM等信号。关键技术接收端需要进行信号的粗同步检测、精同步检测，粗频偏估计、精频偏估计和频偏补偿，信道估计，残留相位跟踪和最大似然检测算法来检测出发射信号。

verilog 写的工程，是个基于流水线的乘法器(verilog write the works, is based on a pipelined multiplier)

基于FPGA开发的均值滤波程序，效率很高，非常有用(Based on FPGA development of the mean filter program)

本文介绍了在数字下变频(DDC) 中的抽取滤波器系统设计方法和具体实现方案。采用CIC 滤波器、HB 滤波器、FIR 滤波器三级级联的方式来降低采样率。通过实际验证,证明了设计的可行性(This article describes the digital down conversion (DDC) of the decimation filter system design methods and concrete realization of the program. Using CIC filter, HB filter, FIR filter cascade three-level approach to reduce the sampling rate. Through the actual authentication, to prove the feasibility of the design)

DDR2控制器设计原码,可以在FPGA上测试通过,并对外部的ddr memory进行读写访问.(DDR2 controller design of the original code, can be tested through the FPGA, and external ddr memory read and write access.)

采用dds产生3路正弦波作为调制波，一路三角波形作为高频载波，按照spwm原理让正弦波和三角波送入比较器做比较判决运算。并且调制波和载波相位频率可调，外部按键调试即可。verilog实现，在altera的fpga芯片运行通过。

VHDL 基于cpld EPM570的DA转换代码(VHDL CPLD EPM570 the DA conversion code based on)

跨时钟域的异步fifo设计设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。  一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到，但它为更多的复杂设计搭建一个平台，这是非常有用的

说明：  fpga实现相关滤波算法中的CSK算法，采用仿真的方式验证结果 fpga是xilinx 仿真工具是vivado2018.2 语言是verilog(The CSK algorithm is implemented in FPGA, and the results are verified by simulation FPGA is Xilinx The simulation tool is vivado 2018.2 Language is Verilog)

基于压缩感知的ISAR方位向成像以及与FFT成像对比(CS-based ISAR imaging and RD imaging)