Verilog 浮点计算

应用背景DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成关键技术阿萨德哈撒电话撒娇的好看撒电话卡收到货看上的卡上的环境阿德阿达说的按时的卡的哈可敬的按实际打开速度阿加莎的话速度快的话阿是看得见阿克苏的较好的按键大开杀戒的话爱上空间的好看撒的阿克苏加大号上大红大框架是的哈上空间的哈桑来看的见阿达 

ARM m4 FPGA开发模块，用于 ahb2apb的模块接口(ARM M4 FPGA development module for ahb2apb module interface)

Verilog code for RS-(255,239) encoder.

关于Digilent Atlys Spartan-6 FPGA development board　audio ac97的讲解及具体应用的源码(Digilent Atlys Spartan-6 FPGA development board audio of ac97' s presentation as well as the specific application' s source code)

这是基于FPGA的示波器设计，采用verilog描述，硬件为AC620开发板和小梅哥自主设计的ADM9226模块，能基本实现示波器的测量功能。

通过数码管和单片机的组合 制作成的数码管时钟程序(Through the combination of digital control and made ​ ​ into a single-chip digital clock program)

专用的内存控制器是素数在不包含的微处理器的应用程序的重要性（高端应用）。内存控制器提供内存刷新指令信号，读取和写入操作和SDRAM的初始化。我们的工作将集中于ASIC双数据速率（DDR）SDRAM设计方法控制器位于DDR SDRAM和总线之间高手。控制器简化了SDRAM命令接口标准的系统的读/写接口，也优化的读/写周期的存取时间。双倍数据速率（DDR）SDRAM控制器使用Cadence RTL实现编译器。

若农场路无车辆，则在高速路保持绿灯。在探测农场路有车辆，高速路上的交通灯应由绿到黄，再到红，并允许农场路方向灯变绿，绿灯亮一段时间，由绿变黄再到红。(If there is no vehicle on the farm road, keep the green light on the highway. There are vehicles on the farm road, the traffic lights on the high speed road should be green to yellow, and then red, and allow the farm road lights to turn green, the green light for a period of time, from green to yellow, then to red.)

VHDL Project for beginners. Electronic dice game. Perfect for Spartan devices.

Xilinx,Altera,ARM,AVR,S52,Lattice等系列FPGA的下载线电路图和PCB(Xilinx, Altera, ARM, AVR, S52, Lattice series FPGA download cable circuit diagram and PCB)