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dds
说明： 实现数字频率合成实验，加载数据ram,形成波形(The experiment of digital frequency synthesis is realized, and the data RAM is loaded to form the waveform)
- 2020-11-10 18:12:36下载
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lab5
串口控制器，基于vivado软件下开发，包含代码及管脚分配文件(Serial port controller)
- 2017-12-07 16:40:56下载
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1602C
文件名：lcd1602lib.h
内 容：1602液晶的控制端口、数据端口和相关操作(The file name: lcd1602lib. H
* inside let: 1602 LCD control port, data port and related operations
)
- 2012-05-08 15:15:36下载
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Median Filter
基于FPGA开发3*3模板的Median Filter，均值滤波器的缺点是，会使图像变的模糊，原因是它对所有的点都是同等对待，在将噪
声点分摊的同时，将景物的边界点也分摊了。为了改善效果，就可采用加权平均的方式来构造滤波器。
- 2022-03-02 06:34:09下载
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VCS_labs
说明： EDA软件VCS学习中用到的实际例子，都已经通过调试验证(Practical examples used in the learning of EDA software VCS have been verified by experiments.)
- 2019-04-29 11:45:52下载
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DE2_70_LTM_CCD
A design on a DE270 FPGA with the use of CCD: a camera DC2 and a TRDB LTM after reading from the SRAM.
- 2009-10-04 23:27:04下载
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hdl_adder
说明： MATLAB to HDL Code conversion
- 2020-06-17 12:40:01下载
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ec11-test
台湾产数字编码电位器EC11的使用测试程序(Taiwan-digital encoder potentiometer EC11 of testing procedures)
- 2011-10-16 22:09:55下载
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FPGA-PID
基于FPGA设计的一个PID控制系统，完成对物体检测和运动控制；直流电机和步进电机驱动模块是可选的。(PID control system based on FPGA: Objection detection, movement control, motor driver is optional)
- 2018-03-08 23:01:30下载
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800x600@60Hz VGA 时序产生的 Verilog
800x600@60Hz VGA 时序产生的 Verilog
此外包括一个软件二 13.0 测试项目。在 Altera DE0 开发板执行测试。
- 2022-02-07 16:06:28下载
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