基于fpga的SPI接口实现

基于fpga的物理不可克隆函数（PUF）模块的实现(A PUF Design for Secure FPGA-Based Embedded Systems)

rmii 以太网接口时序源代码，值得开发借鉴的哦(verilog hdl)

设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，按下复位键，系统复位，所有寄存器全部清零；按下开始键，秒表启动计时；按下停止键，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下开始键，秒表继续计时，除非按下复位键，系统才能复位，显示全部为00－00－00。

vhdl code for fir filter

本例程位于 VMD642_CPLD目录中。 使用 CPLD 实现辅助译码、LED 指示灯控制、看门狗等各种逻辑控制电路。源程序使 用 Verilog HDL书写，编译开发系统使用 Cypress公司的 Warp 6.3。(This routine is located VMD642_CPLD directory. Using CPLD implementation auxiliary decoding, LED indicator control, watchdog, and other logic control circuitry. Written using Verilog HDL source code, the compiler development system using Cypress' s Warp 6.3.)

通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the network to send data packets to FPGA, FPGA will receive the data back to the PC, the proposed test before adding ARP static binding, FGPA internal IP and MAC address in the COE document in the ROM where you can see, the sender adds CRC and CHECKSUM integral calculation)

yuv444 与yuv422相互转换verilog语言(yuv444 to yuv422)

ahb总线Verilog代码及sv仿真文件(ahb bus Verilog code and sv simulation code)

资源描述五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog五子棋verilog

用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写(verilog ise divider)