32位计数器 Verilog

// 4 entry deep fast fifo module fifo4(clk, rst, clr,  din, we, dout, re, full, empty); parameter dw = 8; input clk, rst; input clr; input   [dw:1] din; input we; output  [dw:1] dout; input re; output full, empty; //////////////////////////////////////////////////////////////////// // // Local Wires // reg     [dw:1] mem[0:3]; reg     [1:0]   wp; reg     [1:0]   rp; wire    [1:0]   wp_p1; wire    [1:0]   wp_p2; wire    [1:0]   rp_p1; wire full, empty; reg gb; ///////////////////////////////////

UC1701串行编程例子，是一个很好的控制ＬＣＤ模块的Ｃ语言串行编程(UC1701 serial program)

多年项目经验测试文档测试文档，重要保存重要保存重要保存重要保存重要保存重要保存(Years of project experience testing document testing, it is important to save save save important important important important to save save save important)

说明：  matlab bpsk with rayleigh performance expirement

FPGA控制RS232来实现串口通信，非常好的串口程序。(FPGA control RS232 serial communication to achieve very good serial procedures.)

qpsk的fpga实现，包含调制和解调部分，使用verilog语言(FPGA implementation of QPSK)

说明：  viterbi decode by verilog

AHB_slave_verilog_code

Verilog最基本的源代码之一，位宽为4的二进制计数器。既可以实现计数也可以实现对时钟信号的分频，因此是Verilog入门非常实用的代码之一。在此代码基础之上，可以进行多种改变，实现不同的功能。

实现方法大同小异，这个亲测仿真无误,内含有全部quartursII文件