32位计数器 Verilog

ADC Reference code!Clock 100kHz

ADI ad9361 vivado 下源代码(ADI ad9361 vivado source code)

16输入校验节点更新单元，实现分离、分类、比较，最终输出与端口对应的最小值(即除去自身以外的最小值)。内附仿真结果图，供大家理解。

适用于Altera FPGA Nios II平台uClinux OpenCV之BmpDecoder的源码(Souce code of BmpDecoder for Altera FPGA Nios II uClinux OpenCV)

基于CPLD硬件描述语言编写的五电平SVPWM脉冲触发程序(Five level SVPWM pulse trigger program based on CPLD hardware description language)

实现两个状态机和不同的数据传输方式，按照smbus总线的要求进行调节每位的传输，从起始位到终值位，能够较好的实现

Firmware setopbox Ali3329B

uart通信的Verilog实现,包含rx tx 以及testbench(Verilog implemention of UART telecommunicate)

实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 (Achieve the four kinds of common sine wave, triangle, sawtooth, square wave (A, B) the frequency and amplitude controlled output (square wave- A duty cycle is controlled), can store arbitrary waveform feature data and can to reproduce the waveform, it can perform- all kinds of linear superposition of the output waveform.)

FPGA verilog VGA显示 用按键控制VGA显示不同的图像