实用的程序代码，希望对大家有用，已经调试通过

AHB master总线verilog实现(Implementation of AHB master bus Verilog)

应用背景转换后的8´8块现在由64个DCT系数。第一个系数F（0,0）是直流分量和其他63个系数交流元件。直流分量F（0,0）是基本和64像素输入8´8像素块乘以缩放因子（1 / 4）C（0）C（0）= 1 / 8如图3为（美国，五）。和公司；及；及；及；及；及；及；及；及；压缩过程中的量化的变换系数。每一个64个DCT系数进行均匀量化。64量化步长对64个DCT系数量化参数形成一个8´8量化矩阵。每个在量化矩阵中的元素是1和255之间的整数。每个DCT系数F（u，v）除以相应的量化步长参数q（u，v）在量化矩阵，并将其为最近的整数：关键技术量化过程在JPEG图像压缩的关键作用。它是消除在原始图像中出现的高频率的过程。我们这样做，是因为这样的事实，眼睛是更敏感的低空间频率比更高的频率。这是通过除以值在高具有较大值的向量（更高频率的振幅）的索引比的值除以较低的频率的幅度。的在量化表中更大的值是由这个引入的更大的错误有损过程，视觉质量越小。和公司；及；与；与；与；与；与；与；与；与；与；事实是，在大多数图像中的颜色变化缓慢从一个像素到另一个。所以，大多数图像将有少量的高细节，少量的高空间频率，并拥有大量的图像信息中包含的低空间频率。

基于avgt开发板的jesd204b源代码，需要安装Quartus软件(Avgt development board based on the jesd204b source code)

说明：  da的代码,在VHDL的编译环境下的开发。是一种集约的形式。(DA convert)

一篇比较好的spi接口的vhdl实现的参考-A relatively good spi interface realize VHDL reference

AES算法在FPGA上的实现，对AES算法所用的器件资源进行了总结(AES on FPGA the Fastest to the Smallest)

基于VHDL的自动售货机实现,包含完整的源代码,锁脚文件以及下载文件-VHDL-based vending machine realize that contains the complete source code, locking pin, as well as download files documents

Giao tiep Univesan ...

基于脉动结构的有限域乘法器，verilog代码(Based on the pulse of the structure of finite field multipliers, verilog code)

VHDL code for MC68000