编码器信号转换程序

i2c master ip for altera nios, add in qsys

给FPGA程序，使之产生信号，驱动AD7606读取数据，并行模式。(give FPGA signal to read AD7606)

光纤发送接收模块，verilog编写，主要用于光纤的发送和接收，波长1310nm(Fiber optic transmitter receiver module, verilog written primarily for transmitting and receiving the optical fiber, wavelength 1310nm)

实验内容1：利用case语句完成3-8线译码器的设计，并在Quartus Ⅱ中输入。 实验内容2：参照实验一完成3-8线译码器的Testbench文件的编写，并在Quartus Ⅱ中输入。 实验内容3：在Quartus Ⅱ中调用Modelsim完成仿真，得到仿真波形。

基于verilog的AMI协议编码, 已用modelsim验证。

Bringing SMW2:YI Back To LIFE Through Rom!

实现fpga上交通灯的设计，可以在开发板上实现红绿灯(Design of traffic lights on FPGA)

汉明码转换，在FPGA上用verilog实现(hamming encoder, using FPGA)

VGA显示FPGA实现的VHDL语言的贪吃蛇游戏设计 本设计分为6个模块主要是扫描模块 VGA现实和控制模块 游戏设计的模块 电源模块等 用QUARTUS2仿真运行(VGA display FPGA VHDL language to realize the Snake game design The design is divided into six modules mainly scanning module VGA module power module and control module reality game design, etc. Simulation run with QUARTUS2)

basys3的数字钟，可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)