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跨时钟域的异步fifo设计
跨时钟域的异步fifo设计设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。 一开始,要注意,FIFO通常用于时钟域的过渡,是双时钟设计。换句话说,设计工程要处理(work off)两个时钟,因此在大多数情况下,FIFO工作于独立的两个时钟之间。然而,我们不从这样的结构开始介绍—我们将从工作在单时钟的一个FIFO特例开始。虽然工作在同一时钟的FIFO在实际应用中很少用到,但它为更多的复杂设计搭建一个平台,这是非常有用的
- 2022-03-07 13:16:39下载
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uartverilog
实现FPGA多字节的稳定串口通信,改编自特权同学的FPGA代码(Realize the stable serial communication of multi-byte FPGA and adapt the FPGA code from Quan via Quartus by Verilog)
- 2020-11-16 08:39:40下载
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UART1
可直接用于zedboard上的串口通信,利用zynq7000的pl部分实现一个简单的UART串口通信(Can be used directly on the zedboard serial communication, the use of zynq7000 PL part of the realization of a simple UART serial communication)
- 2020-08-14 15:18:26下载
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lab1
Verilog lab1 is used for learning vivado
- 2017-07-26 23:19:52下载
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line_four
利用verilog HDL逐点比较法实现直线和圆弧插补(Use verilog HDL by-point comparison method to achieve linear and circular interpolation)
- 2020-12-01 14:59:27下载
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FFT
使用VHDL语言实现对快速傅立叶变换算法的实现,并通过仿真验证其正确性。(Using VHDL language implementation for the realization of fast Fourier transform algorithm, and its correctness is validated by computer simulation.)
- 2021-04-03 21:49:05下载
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CodedLOCK
基于FPGA的电子密码锁设计与实现,语言是VHDL语言,有注释(FPGA-based design and implementation of electronic locks, language is VHDL language, annotated)
- 2013-08-27 21:37:06下载
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79_ALU
这也是VHDL语言编写的一个小程序,对于VHDL入门很有帮助~~(This is a small program VHDL language, VHDL entry-helpful ~ ~)
- 2013-03-29 11:02:43下载
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VHDLquartusmodelsim
内容有VHDL语法总结及相应的实例应用,每个程序我都亲自试过,特别适合初学VHDL的同学们。常用的程序有 设计一个M序列发生器,M序列为“11110101”、 设计一个彩灯控制器,彩灯共有16个,每次顺序点亮相邻的四个彩灯,如此循环执行,循环的方向可以控制。设计一个跑马灯控制器。一共有8个彩灯,编号为LED0~LED7,点亮方式为:先从左往右顺序点亮,然后从右往左,如此循环往复等等。这些都是我在考试前熬夜总结的,很有用。如果配合开发板用的话,那就更好了
( VHDL syntax summary content and the appropriate application instance, every program I have personally tried, especially for students of beginner VHDL. Common program has designed a sequence generator M, the M series is 11110101 , a lantern controller design, a total of 16 lights, each sequence of four adjacent lights lit, so the cycle execution cycle direction can be controlled. Marquee design a controller. A total of eight lights, numbered LED0 ~ LED7, the lighting way: first left to right order of light, and then right to left, so the cycle and so on. These are all I stay up all night before the exam summary, very useful. When combined with the development board, then so much the better
)
- 2016-05-15 14:51:51下载
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DDR3 SDRAM模块
这是DDR3 SDRAM的控制器内核。
默认配置支持一个64位UDIMM或SO-DIMM
支持1GB,2GB,4GB和8GB的DIMM大小
以最低DDR3传输速率600 MT / s工作
针对Xilinx Spartan 6 FPGA系列进行了优化
在不到1300行的Verilog中实现
支持BC4(Burst chop 4)读写命令和刷新命令
XC6SLX25和XC6SLX75 FPGA在-2和-3速度等级下验证了可靠的操作
- 2023-02-11 04:00:04下载
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