格雷码转二进制的Verilog程序

给FPGA程序，使之产生信号，驱动AD7606读取数据，并行模式。(give FPGA signal to read AD7606)

应用背景前向纠错技术的利用在接收端的错误更正。这是众所周知的数据在无线信道的传输受衰减，失真干扰和噪声，从而影响接收机的接收能力信息。维特比编码和Viterbi译码是一个功能强大的方法正向错误检测和校正。它已被广泛部署在许多无线通信系统，以提高有限容量的沟通渠道。本文的主要目的是描述比较分析各种FPGA器件之间的资源优化设计维特比编码器和解码器的实现。比较的基础是仿真和综合结果。在这个项目中，资源优化的Viterbi解码器的设计采用了追溯架构；关键技术Verilog是一个主要的硬件描述语言（HDL）用在工业界和学术界的verilog硬件设计师非常类似C和电气和计算机工程师最喜欢学习C大学语文。介绍了用Verilog 1985网关系统设计现在公司，Cadence设计系统公司的系统部的一部分。直到5月，1990，用Verilog开放国际的形成（OVI），Verilog HDL是一个专有的语言节奏。Cadence的动机是打开语言的公共领域的期望，市场对Verilog HDL相关软件产品将增长更迅速，更广泛的接受语言。抑扬顿挫，Verilog HDL实现用户需要的其他软件和服务企业要接受语言和发展Verilog设计工具支持。

利用VHDL语言描述出一个双脉冲，可任意设置两脉冲长和中间时间间隔。(A double pulse is described in VHDL language, and the two pulse length and the intermediate time interval can be arbitrarily set.)

i2c的systemverilog vip，功能齐备，架构简洁她是用SystemVerilog写的验证模型，支持master和slave模式，支持stop bit和start bit的产生

低频数字式相位测量仪 使用的VHDL语言，在MUXPLUS2环境下使用！ (digit hpase detecter use for low-frequence)

matlab代码，利用Farrow结构设计分数延时滤波器，滤波器阶数和个数可分别进行设置，利用最大最小准则近似(Matlab code, using Farrow structure design fractional delay filter, filter order and number can be set separately, using the maximum and minimum criterion approximation.)

调用SDRAM的IP核，实现按键控制SDRAM数据发送到led灯内，使按键对应的led灯点亮，通过TESTBENCH进行仿真验证；

说明：  用FPGA进行等精度频率和相位差测量的程序，本程序是在EPEC6Q240C8下的程序(Carried out with the FPGA such as the frequency and phase measurement precision of the procedure, this procedure was the procedure under the EPEC6Q240C8)

对于学习FPGA的同学来说仿真是必不可少的流程 但是仿真的方法signal tap是必须掌握的(For students learning FPGA simulation is an essential process but the simulation method tap signal is a must)