Verilog 仲裁器

block-LDPC 译码VHDL 源代码(block-LDPC decode VHDL source)

基于VHDL语言编写的FFT程序，256点，旋转因子存在自己编写的ROM里面，乘法器和数据存储采用的是IP核，若是需要使用，需要添加IP核，否则无法运行

应用背景这里的代码文件中所包含的电子与尊重加法器，结果和截图的加法器，加法器或夏天是一个数字逻辑电路进行数字的加法。在许多计算机和其他类型的处理器，加法器用于不仅是在算术逻辑单元，而且在处理器的其它部分，在那里他们被用来计算地址表指标、递增和递减运算符，和类似的操作。虽然加法器可以构造许多数值表示，如二进制编码的十进制或余三，最常见的加法操作的二进制数。在情况下，二进制补码或反码是用来表示负数，它是微不足道的修改成–加法器加法器减法器。其他符号数表示需要一个更复杂的加法器。关键技术这是文件包含所有类型的加法器是使用Verilog和silmulated在Xilinx回报等硬件描述语言Verilog软件编程语言不同，因为

说明：  完整的Verilog验证模型，包括设备完整的状态。(Complete verilog Verification Model)

说明：  学习FPGA的优秀资料，从基础知识到开发设计再到仿真，很不错的FPGA学习资料(Excellent Teaching Materials for Learning FPGA)

用verilog HDL语言编写的fifo存储器源文件 (Using Verilog language HDL FIFO memory source file)

说明：  使用DDR3IP核进行仿真，写入读取数据(Using DDR3IP core to simulate, write and read data)

利用VHDL语言描述出一个双脉冲，可任意设置两脉冲长和中间时间间隔。(A double pulse is described in VHDL language, and the two pulse length and the intermediate time interval can be arbitrarily set.)

Altera大学计划程序包，基于Nios II的源代码(Altera University program package, based on the Nios II source code)

在quaritusII的开发环境下，verilog语言编写的m序列发生器代码，这种算法简短而有效，非常实用。(In quaritusII development environment, verilog language of m sequence generator code, this algorithm brief but effective, very practical.)