登录
首页 » Verilog » FFT代码Verilog

FFT代码Verilog

于 2022-09-24 发布 文件大小:9.52 kB
0 160
下载积分: 2 下载次数: 2

代码说明:

快速傅里叶变换 (FFT) 是一种算法来计算离散傅里叶变换 (DFT)和它的逆矩阵。傅里叶分析的时间 (或空间) 转换频率,反之亦然 ;FFT 快速计算这种转换 byfactorizing DFT 矩阵成稀疏的因素的产物。16point FFT 代码 ~此代码是对你的 verilog 的 FFT 算法研究非常有用。我希望这会对你有帮助。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • ASKMod
    ASK调制信号的verilog VHL设计,在ise中实现了ASK信号的调制解调。(ASK modulation signal verilog VHL design, in ise to achieve the ASK signal modulation and demodulation.)
    2017-04-17 10:46:19下载
    积分:1
  • fpga
    简易数字存储示波器verilog源代码 经过EP2C8Q208C8验证(Simple digital storage oscilloscope verilog source code has been verified EP2C8Q208C8)
    2013-07-16 13:04:03下载
    积分:1
  • spi
    SPI的Verilog实现(非常的全面和详细,还带有SPI算法的注解)(SPI in Verilog implementation (a very comprehensive and detailed, but also with the SPI algorithm annotation))
    2011-06-30 11:21:04下载
    积分:1
  • VHDL
    说明:  运用VHDL描述函数发生器的各个波形,可有构成多功能函数发生器。(VHDL description of the use of various function generator waveforms, can constitute a multi-purpose function generator.)
    2009-08-18 16:54:24下载
    积分:1
  • 树枝毛茸茸的乘数
    它是一种算法,它是用来在超大规模集成电路的乘法2
    2022-04-14 10:10:49下载
    积分:1
  • ethernet-verilog
    非常详细的千兆以太网MAC verilog代码,可以供硬件设计时有关网络的开发参考(Very detailed Gigabit Ethernet MAC verilog code, can be used for hardware design of the network to develop a reference)
    2020-09-19 11:27:57下载
    积分:1
  • RS-code
    说明:  我测试过的!Verilog HDL实现RS编码。(I' ve tested it! RS coding Verilog HDL implementation.)
    2010-04-12 20:30:36下载
    积分:1
  • dds_ok1
    说明:  基于FPGA的信号发生器,产生了正弦波,方波,锯齿波和三角波四种波形,按下一次按钮,波形切换一次。按下另一个按钮,改变波形的频率(The signal generator based on FPGA can generate four kinds of waveforms: sine wave, square wave, sawtooth wave and triangle wave. Press the button once and switch the waveform once. Press another button to change the frequency of the waveform)
    2020-09-16 18:30:37下载
    积分:1
  • AD9469 FPGA 代码 软件无线电前端
    AD9469 FPGA 代码  软件无线电前端 AD9469 Verilog 代码  FIFO后数据处理等
    2022-04-19 09:18:49下载
    积分:1
  • 并行LMS均衡FPGA实现
    实现FPGA的并行LMS均衡,主要是均衡计算权值系数的算法过程,verilog语言,模块的输入为输入的X信号,输出为权值系数W,以及最后的输出Y。实现了LMS 的并行均衡过程
    2023-09-08 06:15:03下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载