design of 8 point fft

这是基于MATLAB编程实现自适应滤波器，并在XILINX的FPGA上硬件可实现的模型文件(This is based on the MATLAB programming adaptive filter, and the XILINX' s FPGA hardware can be a model document)

97小波_2D_2Level的FPGA实现，适用的97提升小波变换，包含了完整的97小必争变换和反变换

在ISE下的中值滤波代码，采用的Verilog HDL语言，已经验证通过，方法简单，适合初学者使用，欢迎改进交流。。。。。。。。。。

axilite_axistream_bfm，有了这个仿真模型，可以模拟AXI总线的读写时序，开发用户自定义功能的IP核，再也不用频繁的下载到FPGA开发板中测试了，也不需要使用繁琐的逻辑分析仪如chipscope、signaltap等工具调试代码，一切bug都可以在仿真过程中解决掉。

this files describes how to build i2c block modules in verilog hdl and programming them on an fpga device

基于FPGA实现IIR滤波器的程序，用VERILOG编程语言实现(The program based on the FPGA implementation of the IIR filter is implemented in the VERILOG programming language)

VGA显示FPGA实现的VHDL语言的贪吃蛇游戏设计 本设计分为6个模块主要是扫描模块 VGA现实和控制模块 游戏设计的模块 电源模块等 用QUARTUS2仿真运行(VGA display FPGA VHDL language to realize the Snake game design The design is divided into six modules mainly scanning module VGA module power module and control module reality game design, etc. Simulation run with QUARTUS2)

在Quartus II 上编程的基于FPGA的LED显示实验(Programming in the Quartus II LED display experiment based on FPGA )

此为数学形态滤波器消燥的代码，用于一维信号，涉及一个具体的例子，需要的话可以自己修改，修改相应的结构元素。(This is a mathematical morphology filter away dry code, used to one dimensional signal, involving a concrete example, necessary can change ourselves, change the structure of the corresponding elements)

4位的超前进位加法器，门级电路连接得到，verilog代码实现(4-bit look-ahead adder, gate-level circuit)