代码可以实现时隙交换MT89L80芯片功能，完成256x256个时隙交换

VHDL 波形防止抖动程序,学习试验材料(VHDL prevent jitter waveform procedures, the pilot study materials)

apb—uart模块，实现中断处理和异步收发数据并处理(APB - UART module, interrupting processing and asynchronous receiving and receiving data and processing)

64 - 点基数8 FFT。  正向和反向FFT。  流水线型模式操作中，每个结果被输出在一个时钟周期内，从潜延迟  输入到输出等于163个时钟周期，同时装载/卸载的支持。  输入数据，输出数据，与系数宽度参数化的范围为8〜16。  两个和三个数据缓冲器被选中。   FFT的10位数据和系数宽度计算赛灵思FPGA XC4SX25-12在  250MHz的时钟周期，并在Xilinx FPGA的XC5SX25-12以300MHz的时钟周期，  分别。   FFT单元为10位的数据和系数，和2个数据缓冲器占用1513 CLB切片，4-  DSP48模块，并在Xilinx公司X2,5千比特的RAM  C4SX25 FPGA和700的CLB切片4DSP48E块，并在Xilinx公司XC5SX25 FPGA2,5千比特的RAM，数据缓冲器是  在

fpga实验板上16*16点阵显示汉字的程序-翻译结果fpga实验板上16*16点阵显示汉字的程序(Experimental fpga board 16* 16 dot matrix display Chinese program- translation results fpga experimental board 16* 16 dot matrix display Chinese characters in the program)

接收机测试输入信号， 生成正余弦波，采样率、频率、幅度、相位可调节 并将生成的数据进行输出 压缩包包括Verilog代码、testbench代码、word文档 matlab仿真代码(The receiver tests the input signal, Generation of positive cosine wave, sampling rate, frequency, amplitude, phase can be adjusted And output the generated data The compressed package includes the Verilog code, the testbench code Matlab simulation code)

用Verilog HDL编写的PID程序代码，成功调试，运行良好。(The source code of PID in Verilog HDL.Simulation was successful.)

用Verilog语言实现QPSK调制，QPSK是一种数字调制方式。它分为绝对相移和相对相移两种。 (Verilog language using QPSK modulation, QPSK is a digital modulation. It is divided into absolute and relative phase shift of the phase shift of two.)

针对Altera的DE2/ DE1交互板的音频核心的音频编解码器（编码器/解码器），并提供了音频输入和输出的接口。(The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and output.)

说明：  使用FPGA实现中值滤波算法，能够使数据直接使用该系统对数据进行中值滤波。(FPGA is used to realize the median filtering algorithm, which can make the data directly use the system for median filtering.)

生成bt656数据格式，针对视频adv7127芯片(Generate bt656 data format,)