alpha 处理器的 RTL实现

说明：  AES TSAPI Retrieve Event in Non-blocking Mode

基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,图像增强处理,平滑,锐化,滤波(System Generator based image processing engineering, multimedia processing FPGA implementation source code, image enhancement, smoothing, sharpening, filtering)

NAND型闪存接口程序 里面包含了datasheet以及测试程序 (NAND flash memory interface program)

AD8176的控制verilog编写，可实现RGB的自由切换，16通道进，9通道输出。

该部分的主要功能是完成基于FPGA的polar码编码。(The main function of this part is to complete the FPGA-based polar code coding.)

说明：  NCO生成原理接介绍、CORDIC算法原理介绍以及MATLAB与Verilog语言实现(Introduction to NCO generation principle)

借助于实际计算除法的经验，比如11（1011）除以2（0010）（注：以二进制的方式进行），我们首先会比较被除数的最高位是否大于等于除数2，显然该例中1小于10，那么商0，再向下一位看，此时为10，与除数相等，商1余数为0；继续看被除数后一位为1小于除数2，商0，再向下一位看，此时为10，与除数相等，商1余数为1；这样连续比较四次便得到了最后的结果。商为5（0101），余数为1；

stratixIVGX，芯片4sgx230es，SDI测试完整工程，实现SDI的收发(stratixIVGX，SDI Receive and Transmit)

verilog 双模块算术平均值计算模块，子模块在时钟上升沿技术，高层模块根据当前计数值计算算数平均(verilog double module arithmetic mean calculation module, sub-module in the clock rising edge technology, high-level module is calculated based on arithmetic average of the current count)

说明：  16点verilog FFT，可供参考学习使用(16 points Verilog FFT can be used for reference)