VLSI DSP 练习

此是进行循环冗余效验的Verilog编码，适合多种标准，如CRC16(this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY)

设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下： 当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。

此vhdl程序实现了在FPGA上构建UART通信串口。分为两部分，UART的发送端transfer和接收端receiver。需要外部根据需求提供波特率时钟。(This program implements the building vhdl UART serial interface on the FPGA. Divided into two parts, UART transfer sender and receiver receiver. Required to provide the baud clock external demand.)

说明：  DFT FPGA实现,simulink到vivado(DFT FPAG implement base on simulink and HLS)

说明：  VHDL BISS,SSI,ENDAT2.2, ENCODER

TLC5510的驱动程序，采用Verilog语言编写(TLC5510 driver, the use of Verilog language)

DDS_AD9854_for FPGA ,FPGA开发下的verilog源代码，信号发生器(DDS_AD9854_for FPGA, verilog source code, signal generator.)

spartan3 芯片的例程，包括串口 按键等等                                                                                                                                                                                                                                                                                       &n

利用FPGA硬件编程语言Verilog实现USB通信开发(Realization of USB communication development by using FPGA hardware programming language Verilog)

Simple SPI interface realization on Verilog HDL with parameterized FIFO and APB interface