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PipelineCPU_5stage_verilog

于 2022-07-17 发布文件大小:315.96 kB

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代码说明：

管道 CPU 与 5 阶段：如果、 ID EX MEM，WB。每个模块都有一台试验。它包含一个整个的 ISE 项目。您可以直接运行它。ROM 模块已预先存储指令作为一个实例。

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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testbench
说明： altera 最新的CYCLONE IV的pci-e核的testbench，VHDL源程序。(altera latest CYCLONE IV of the pci-e core testbench, VHDL source code.)

2010-04-22 10:20:24下载

积分：1
JJ213_program
卷积码（213）的编译码，VHDL语言编写的整个工程文件，带有仿真结果图。(Convolution code (213) codec, VHDL language of the whole project file with the simulation results shown in Fig.)

2020-12-27 19:29:02下载

积分：1
yy
说明：使用XILINX公司提供的板子里面的FFT的IP核，很好用(XILINX board provided the use inside the FFT of the IP core, useful)

2010-09-19 01:54:07下载

积分：1
ddr3_sun
说明：使用DDR3IP核进行仿真，写入读取数据(Using DDR3IP core to simulate, write and read data)

2021-01-07 00:48:53下载

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FIRVerilogHDL
it is a fir filter program VerilogHDL.(it is a filter program VerilogHDL fir.)

2007-04-12 22:21:26下载

积分：1
basic_op
G.729 basic_ops 是第一节和随后的代码将会上载时开发。

2022-06-15 02:52:59下载

积分：1
四位数码管1~9999加法计数
verilog HDL语言程序，运行后实验板四位数码管依次加法计数，从1到9999计数，超过后即溢出，重新从1开始计数

2022-02-07 01:27:29下载

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ICAP_FPGA_Multiboot
在xilinx的ml507板子上用的ICAP功能配置存储器这里边包含了控制程序以及配置ICAP寄存器的程序就是完整的通过串口控制FPGA多重配置的程序用verilog实现的(how to configure the ICAP)

2021-03-05 15:49:31下载

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ROM
4 bit ROM for Quartus

2009-09-14 08:45:22下载

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06042349
Dynamic Power Management for the Iterative Decoding of Turbo Codes

2014-04-04 15:03:28下载

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