低通滤波器Verilog代码

维特比译码器，调用IP核，软判决输入，开发平台Xilinx Spartan-6系列FPGA(viterbi decoder, using IP core resource, soft decision input,develop platform is Xilinx Spartan-6 series FPGA)

设计一个十进制计数器，具有显示位置随计数时钟在八个数码管中左右滚动的功能。(Design of a decimal counter, a display position with the count clock in at around eight digital scrolling function.)

使用软件：quartus 2 13.0基于DE2_115实验板vga输出灰阶测试图片          

sdram FPGA verilog设计  有源码有设计文档

这个程序为通信中的16QAM调制程序，可用于无线或有线通信系统的调制仿真之用。(The 16QAM modulation communication this program can be used for wireless or wired communication system modulation simulation purposes.)

本代码实现16位数据的sin cos 计算，已经通过测试并且显示正确的波形图文件，仿真通过。在计算是很有帮助。本代码为原创代码，不同于流水线实现，而是以时间换取的面积。

包含大量nios开发源码，包含详细的实验步骤和verilog代码，以及怎样用quartus和nios联合开发soc系统，

DRD3在Xlinix平台上的设计教程以及仿真(DRD3 design tutorial and Simulation on Xlinix platform)

有限域积累是在有限域运算的最简单和最遇到的行动。蓄能器领域有限使用 T 触发器位级别和数字级串行/并行 乘法器的结构在GF （2 米） 是利用导出既作为一般多项式以及三项多项式和实施。这一有限领域 乘数是以后在 FPGA 上实现。在这减少的地区时间复杂度和关键路径执行。元素表示，他们转换基础还集中。 提出了结构数字级串行/并行乘法器 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

利用单片机控制LED时钟显示，以及闹钟，程序较大，但比较简单易懂。(LED clock display)