axi full 驱动代码

一个实用的uart协议模块，使用verilog 实现(A practical uart protocol modules, use verilog to achieve)

E1 deframmer and Frammer.

实现串口通讯以及SLIP协议传输数据，增加了特殊字符的转义(Realization of Serial Communication and SLIP Protocol)

应用背景 使用verilog依靠等精度测量原理设计数字频率计，测量数据输出为64位，使用单片机进行简单的解码和显示，就能得到被测信号的频率，门控信号持续时间，也就是采样时间越长，fpga使用的晶振越准，越高速，测出来的效果越好，测量时间一定要高于被测信号的周期，这个只是取决于单片机对门控信号的控制。 等精度测量的最上层文件是dengjingduceliang.v 等精度测量的模块是DJDCL.v spi通信模块是SPI_8BYTE 使用的方法是，三个文件放在一起，上层文件和fpga的io配置好，什么输入什么输出，然后把DJDCL.v的input和标准时钟，我的是50M，还有被测信号接在一起，会输出一个64位的数据，前32位为标准时钟计时，后32位为被测信号计时，传给mcu简单计算一下就有了被测信号的频率关键技术  1.1    测频方法 这种方法即已知时基信号（频率或周期确定）做门控信号，T为已知量，然后在门控信号有效的时间段内进行输入脉冲的计数，原理图如下图所示：   请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

TDM，就是时分复用。本程序完成4通道，没通道最多32路64K信号的交换，就是说可以完成32x4个电话信号交换(TDM, is time-division multiplexing. The process is complete 4-channel, no channel up to 64K 32 to exchange signals, that can be done 32x4 telephone signal exchange)

this is "AND" gate implementation in VHDL

DE2_115_TV开发板例程，含SDRAM及异步FIFO应用: 通过协调器控制2入2出共4个FIFO操作SDRAM

DAC0832 接口电路程序.功能：产生频率为762.9Hz的锯齿波DAC0832VHDL程序与仿真(DAC0832 procedures interface circuit. Functions: generate the sawtooth frequency of 762.9Hz and simulation procedures DAC0832VHDL)

电梯控制，包括楼层按键相应，显示上下状态。(Elevator control, including the floors of the corresponding button to show the whole state.)

对MAX5250芯片进行控制，实现DA转换输出。(Controlling MAX5250 Chip)