浮动点加法器 32 位

Verilog实现的定时同步gardner算法，工程中包括整个定时环路的Verilog实现。主要模块包括：内插滤波器，定时误差检测器，环路滤波器和数字振荡控制器。同步是通信系统中的一个非常重要的内容，由于收、发端不在一起，要使它们能步调一致地协调工作，必须通过同步系统来保证。同步系统工作性能的好坏，很大程度上决定了通信系统的质量。

Quartus环境下多路选择器的编写代码，适合初学数字逻辑设计的进行学习(MUX in Quartus)

基于SystemC的Uart模型-----文档(SystemC the Uart model of----- document)

基于FPGA的多电平载波移相SPWM方法实现(theCarried-Phase-shift SPWM method of Multi-Level converter based on FPGA)

Arty Z7 20 HDMI output

实现输入一正弦波和噪声的叠加，介绍详细欢迎下载(The input of a superposition of sine wave and noise introduced in detail)

说明：  这是32位移位寄存器，是用verilog编写的，能够实现从1到31位的左或右的移位(This is a 32-bit shift register, is prepared verilog, can be realized from the 1-31 shift left or right)

实验内容1：利用case语句完成3-8线译码器的设计，并在Quartus Ⅱ中输入。 实验内容2：参照实验一完成3-8线译码器的Testbench文件的编写，并在Quartus Ⅱ中输入。 实验内容3：在Quartus Ⅱ中调用Modelsim完成仿真，得到仿真波形。

ZYNQ FPGA XC7Z035纯verilog配置AD9361 基于VIVADO2016.4工程(ZYNQ FPGA XC7Z035 Pure Verilog Configuration AD9361 Based on VIVADO 2016.4 Project)

说明：  verilog标准语法，还有很多的样例参考，学习的好资料。(Verilog standard grammar, there are many examples for reference, good learning materials.)