基于MIPS架构的CPU

以太网PHY层中的组成部分 8B10B编码器(Part of the Ethernet PHY layer in 8B10B encoder )

中值滤波实现。选择在Vivado软件上采用Verilog语言来编写中值滤波算法，搭建出完整的数据处理系统架构，通过仿真和验证来判断数据的处理效果，并在实际的设计过程中根据出现的问题提出解决方案。(Median filter implementation. The author chose Verilog language to write the median filter algorithm in Vivado software, built a complete data processing system architecture, judged the data processing effect through simulation and verification, and proposed a solution according to the problems in the actual design process.)

七段数码管显示数字时 使用VHDL语言编写(VHDL The seven-segment LED display digital clock)

采用延时锁相环设计时钟延时电路，然后通过比较时钟信号来判断时钟信号是否发生时毛刺。压缩文件是一个VIVADO2015.1写的工程，包括测试文件，verilog语言编写

source vhdl code of D flipflop logic

最大最小值寻找程序，可以实现自动查找最大值与最小值(min_max_finder)

本文使用三级流水线的方式实现CPU。该CPU工实现加、减、移位、跳转等十多条常用指令。并在FPGA开发板中成功实现流水灯。频率能达到200M.该CPU实现的方式简单，适合初学者学习。里面有详细代码和指令结构。

基于图像处理的中值滤波VHDL源码,能够实现对图像的滤波(Based on the median filter VHDL source image processing, image filtering can be achieved)

It is Synopsys dmac controller databook

用Verilog实现的16位进位先行加法器。实现了饱和算法。