Uses Verilog the HDL design, development board realizes in Altera on the EP1S10S...

在信息论中，Turbo码（最初在法国的Turbo码）是一类高性能的前向纠错（FEC）1993开发的代码，这是第一个实用的代码接近信道容量，以可靠的通信仍然是可能的给定一个特定的噪声水平的编码率的理论最大值。Turbo码中使用的3G移动通信和（太空）以及其他应用程序的设计师寻求在带宽或延迟受限的通信链路的数据损坏噪音的存在实现可靠的信息传输卫星通信。Turbo码与LDPC码是目前竞争，提供类似的性能。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

卷积是在数字信号处理的常见操作。在此项目中，我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号，输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。

single cycle mips design by verilog.

制作16位流水灯，实现LED模块对于拨杆0和1的识别(Making 16-bit pipeline lamp to realize the recognition of dial rod 0 and 1 by LED module)

数字钟，数字电子技术课程设计常用内容，基于basys3平台(Digital clock, digital electronic technology curriculum design commonly used, based on the basys3 platform)

本人收集的多个VHDL语言编写的正弦波发生器以及SPWM程序。(I collected multiple VHDL language of sine wave generator SPWM program.)

Verilog语言描述，统计图片的像素值直方图(Verilog，Pictures of the pixel value histogram statistics)

adder_array的设计。加法器阵列设计，顶层模块，四步流水，21位(adder_array the design. The adder array design, top-level module, four-step pipeline, 21)

hash加速器的verilog实现，也用于fpga或asic(hash verilog rtl )

在quartus软件下用VHDL语言实现DDS，可产生正弦，余弦，方波，三角波以及锯齿波。-In the Quartus software using VHDL language realize DDS, can generate sine, cosine, square, triangle and sawtooth waves.