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CPUdesign
说明: 计算机组成原理实验多时钟周期CPU设计,包含VHDL代码的设计,实验电路图,实验详细截图。(Computer component experiments designed more CPU clock cycles, including VHDL code design, test circuit, test detailed screenshots.)
- 2020-09-07 19:28:05下载
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EMIF
EMIF接口调试代码,使用的是Verilog语言,FPGA与DSP通信,测试成功(EMIF interface debugging code that USES the Verilog language, FPGA and DSP communication, testing success)
- 2020-12-04 10:39:24下载
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LCD1602 verilog
LCD1602显示源码,verilog编写,已在版上测试过!可输入字符串显示!!!!!!!!
- 2022-07-13 15:52:45下载
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CRC
自己写的CRC的Verilog代码,在网上收集的crc相关的代码以及crc的matlab仿真代码(The CRC Verilog code written by myself, CRC related codes collected on the Internet and CRC matlab simulation code)
- 2020-06-17 15:42:36下载
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FPGA设计全流程Modelsim+Synplify.Pro+ISE
说明: 介绍了FPGA的使用以及modelsim联合synplify工具的使用方法(This paper introduces the use of FPGA and the use of Modelsim joint Synplify tool)
- 2020-04-14 11:48:29下载
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Project7_5
基于fpga状态机的交通灯设计,亮灯时间自己修改,程序简单易懂。(Traffic light design based on FPGA state machine, light time self-modifying, the program is simple and easy to understand.)
- 2020-06-18 04:00:01下载
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说明: 单周期cpu,使用verilog编写的的单周期cpu支持......等功能(Single cycle CPU, using Verilog written single cycle CPU support... And other functions)
- 2021-03-15 08:45:07下载
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Foundry-Flash-Verilog-code
几大代工厂的flash verilog源代码(flash verilog code)
- 2021-03-09 15:29:28下载
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EWB
软件的使用程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,(very good)
- 2009-03-06 12:54:19下载
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基于DE2的直接数字频率合成(DDS)设计
DDS建立在采样定理基础上,首先对需要产生的波形进行采样,将采样值量化后存入查找表,然后通过地址将数据读出,再经过 D/A得到模拟量。以输出正弦波为例,,A 是幅度,使用乘法器得到,我们主要是控制相位,即控制频率与初相。等时间间隔输出,可以视为相位是累加变化的。相位输出就是ROM 的地址信号,通过改变步长K,达到控制频率的效果。
- 2022-08-06 17:33:42下载
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