FPGA 全数字化实现信号发生器

用ALTERA的FPGA实现UDP通信源代码(FPGA UDP)

verilog matlab iir 数字滤波器 IIR低通滤波器，matlab与verilog程序完全对应 IIR低通滤波器，matlab与verilog程序完全对应 IIR低通滤波器，matlab与verilog程序完全对应

基于labview的数据采集系统，包括示波器和函数信号发生器，可以实现简单数据采集.(Labview-based data acquisition system, including oscilloscopes and function signal generator, can achieve a simple data acquisition.)

说明：  基于fpga的信号发生器，通过调整按键可以生成正弦波，方波，三角波，锯齿波(Sine wave, square wave, triangular wave, sawtooth wave)

说明：  串口通信vivado实现，带有仿真文件，可实现数据收发(the uart program based on vivado)

credit base network on chip(network on chip (noc))

说明：  利用vhdl语言编写的译码器程序，采用两种不同方式(The use of language decoder vhdl program, using two different ways)

Based on the verilog such as frequency meter accuracy, except for measuring frequency can also measure pulse width of empty measure than 32 counts of data through the simulation SPI serial output to SCM processing and display

详细讲解时序约束培训教材，有利于更好对时序约束的理解(Timing constraints elaborate training materials, facilitate better understanding of the timing constraints)

这是移位器对Verilog一个桶式移位器的结构通用的方法需要生成块。 for循环中产生块将揭开在编译时，不运行时间就像一个for循环像一个永远阻塞。为了保持它的通用也有有2比1多路复用器有一个参数化的宽度。仅供参考，你可以使用与功能代码太生成模块，例如注释掉mux_2to1实例并取消它下面的赋值语句。通过读取IEEE标准1800年至2012年§27.生成结构了解更多有关生成块。