MIPS_32位

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二进制转十进制BCD码 Verilog语言 quartusII(Binary to decimal BCD code Verilog language quartusII)

本代码是基于可编程门阵列flield视频图形阵列实现。该代码是使用Verilog

半带滤波器verilog源代码，主要用于采样率变换系统中，采用乘法积累加器，很好的例子，供大家参考(Half band filter verilog code, mainly for the sampling rate conversion system, use the multiplication accumulation adder, a good example, for your reference)

以太网的FPGA程序实现以太网的FPGA程序实现以太网的FPGA程序实现(enternet verilog fpga)

个人参与的某国家工程并行排序MATLAB程序，用于FPGA的RTLAB仿真，使用Simulink工具生成HDL代码。测试可用。(Individuals involved in sort of a national engineering parallel MATLAB programs for the FPGA RTLAB simulation, using the Simulink tool to generate HDL code. Test available.)

对delta sigma进行设计，实现delta sigma ADC的设计(this is use for delta sigma adc ,and design and achieve adc)

在交通灯系统中（图1）,路口A、B、C、D均需要红、黄、绿、左转四盏灯(用RYGL分别表示) ,并且每个路口都需要一个倒数的计时器,假设绿灯每次维持的时间是45 s ,在亮绿灯的最后5s亮黄灯5s作为提示 ,左转灯15s，在亮左转灯的最后5s亮黄灯5 s作为提示 ，红灯60s。交通灯系统大多是自动控来指挥交通的,但有时需要由交警手动控制红绿灯,所以要求设计的该交通信号系统需要具有该功能。

简单流水线CPU，使用 verilog实现，实现一条指令的整个流程(Implementation of Simple Pipeline CPU Verilog)

自编同步串口收发，单端信号可实现板内，配合422或LVDS板间传输效果不错内附pingpang缓存接受的例程，帮助快速构建代码，FIFO请根据器件生成或自编