Sigma-Delta ADC的例子

cordic算法的verilog 语言实现，注释详细，资料齐全，实现了cordic算法的各个功能，可以计算正余弦(cordic algorithm verilog language, detailed notes, and complete information)

说明：  内部含3个模块，使用DDS产生200k与500k的正弦波，两者相加后过数字低通滤波（通带0-200k，阻带400k以上），并将波形输出，实测FFT分析中看不到500k分量。其中数字滤波器采用MATLAB设计（FIR+等波纹，阻带衰减-80dB）(There are three modules in the system. DDS is used to generate 200K and 500K sine waves. After adding the two modules, the digital low-pass filter (passband 0-200k, stopband above 400k) is used, and the waveform is output. 500K component can not be seen in the actual FFT analysis. The digital filter is designed by MATLAB (FIR + equal ripple, stopband attenuation - 80dB))

说明：  combinatorial modules

用流水线的方法实现16位乘法器，运算速度快，消耗时钟资源少(Pipeline method to realize 16-bit multiplier, which is fast in operation and consumes less clock resources)

利用verilog实现对SD卡的控制，可以实现对SD卡的读写。(Verilog SD)

根据模块的时序图自己写出的触发与接收程序，有效范围4m，精度2mm，设计一个算法使模块能输出精确的时间，本模块采用50MHz时钟信号，若晶振不同，请将程序中计数器位数改掉。

UVM 基于与教程有关的验证平台的体系结构中的所有组件的验证代码。最好的入手 UVM 的家伙

LCD Interface_Xilinx.CPLD源码参考设计(LCD Interface Xilinx CPLD)

该代码为基于AHB总线的SDRAM Verilog代码，对于进一步理解AHB协议有很大帮助，非常适合AMBA的初学者

verilog i2c master rtl+testbench 转自特权同学(verilog i2c master rtl+testbench)