10GE以太网MAC

基于FPGA的交通灯代码，VHDL语言书写。适合新手学习vhdl语言时使用(FPGA-based traffic light code, VHDL language writing. Suitable for novice learning vhdl language used when)

本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本设计使用 SDRAM 器件和 DIMM 开发而成。

数字滤波器包含IIR数字滤波器和FIR数字滤波器。本设计的工作主要是Labview软件部分，包括信号生成模块、滤波模块、显示模块的设计(IIR digital filter comprises a digital filter and FIR digital filters. The design work is mainly Labview software parts, including signal generation module, filter module, display module design)

GMSK vhdl generated from simulink

海德汉绝对式编码器代码，VHDL语言编写(Heidenhain absolute encoder code, VHDL language)

rebuild file in check for

Design FPGA in Labview

使用sdi 对采集到是视频数据进行解码，转为bt656数据格式的数据进行输出

初学学习verilog的经验，可以帮助新手以正确的思维方式，学习方法学习。(Verilog learning experience)

这个是verilog下miller米勒编解码，小实验。直接运行即可，将时间轴拉大即可看到具体波形。