基于FPGA实现的符号乘法器

基于单片机的DDS信号发生器，具有DDS思想的单片机编程。。。(Sunplus based DDS signal generator with DDS thinking microcontrollers. . .)

用来实现IRIG_B码的解码程序，在XILINX ISE上运行过没有问题，(Used to achieve IRIG_B code decoding process, in XILINX ISE run-off is no problem,)

在Nexys4开发板上实现一个时钟的显示，利用了视觉暂留的功能实现数码管的输出，但因为时间问题，小时的位数只设计了一位，需要两位的话加一位即可。

UART收发    verilog     详细注释     工程文件     包含波特率设置模块 适用于 verilog 初学者 及 工程技术人员 参考使用

lite pcie 的程序，参考demo可以用来熟悉pcie axi-lite方式

zedboard原理图详细，PCB板焊接方便，每个接口表明清楚。(Zedboard schematic in detail, PCB board welding is convenient, each interface that clearly.)

在altera的FPGA平台上实现rs232串口的自收发通信，速率为115200波特率，PC机使用串口调试助手即可观察结果。包含全部代码与工程，本人亲自测试通过。(Realization of self transmitting and receiving communication serial port of RS232 In altera on the FPGA platform, at a rate of 115200 baud rate, PC using serial debugging assistant can be observed. Contains all the code and engineering, I personally tested by. )

本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本设计使用 SDRAM 器件和 DIMM 开发而成。

开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)

verilog HDL语言程序，运行后3*3矩阵键盘按键控制实验板led依次点亮，达到流水灯的效 果