FPGA 蜂鸣器

HART 官方资料-HART协议采用基于Bell202标准的FSK频移键控信号，在低频的4-20mA模拟信号上叠加幅度为0.5mA的音频数字信号进行双向数字通讯，数据传输率为1.2kbps。(Official information-HART HART protocol based Bell202 standard frequency shift keying FSK signal at low frequencies 4-20mA analog signal amplitude is 0.5mA superimposed on the two-way audio digital signal digital communication, data transfer rate of 1.2kbps.)

This is a simple example of FIFO(first in and first out) module written in verilog code(This is a simple example of FIFO (first in and first out) module written in verilog code)

主要使用特权同学spatan6开发板实现的，适合学习设计超声检测系统的作为初步学习

verilog程序仿真滤波器 16阶 运用加法器和乘法器 40KHZ 16位并入并出

VHDL Vendingmachine source

写得好的H.264/AVC基线解码器IP核。也包含testbench文件。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

这里是由控制程序从ROM模块读取图片信息，然后写入VGA接口。里面包括6副16*16的图片信息，在屏幕上出现小绿人的动画

使用verilog写的频率计，可切换档位(Frequency counter using verilog write switch stalls)

ADI ad9361 vivado 下源代码(ADI ad9361 vivado source code)