16位乘法器

说明：  用于实现FPGA硬件开发使用的加法器，需要注意的是用Verilog语言实现的(The adder used to realize FPGA hardware development needs to be realized in Verilog language)

使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)

Verilog HDL 程序设计实例，对大家学习Verilog HDL硬件语音会有很大的帮助。

实现32位计数器的功能。其中包含了源文件和仿真文件。适用于Verilog初学者学习使用。使用的是xilinx开发板实现。

verilog实现的RS（204,188）译码器，包括各个模块详细的功能说明，已经通过仿真验证，亲测可用

K2FPGA开发板实验教程——I2C协议说明及verilog实现读写I2C器件，中文内涵代码，验证可用。(K2FPGA development board test tutorial- I2C protocol description and verilog read and write I2C devices, Chinese connotation code to verify availability.)

附加的文件包含 ADPLL 的行为模型。 6 位贸发局用。一个快速的时钟用来计算输入的参考时钟和反馈时钟之间的时间性差异。 贸发局决议是如果快速的时钟速度更快更高。 数字环路滤波器生成 14 数字控制位控制 DCO 的频率。 14 位 DAC 用于方便控制 DCO 由像控制 VCO 的手段。 4330 分隔线用于附加的文件。

spartan 3E和verilog HDL的初学者极好的教材，本程序可直接下载到spartan实验板上运行。(Spartan 3E and Verilog HDL beginners excellent materials, the program can be downloaded directly to the spartan experimental board run.)

Bone microphnoe simulator. this is a trial to de-noise the bone microphone signals. This also utilizes om-lsa algorithm

win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)