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usb 和VGA接口,VHD语言编写,工程文件,可以直接用ISE打开

于 2022-02-11 发布 文件大小:572.18 kB
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代码说明:

usb 和VGA接口FPGA程序,主控芯片为xilinx公司的SP3e系列的500E芯片,VHD语言编写,工程文件,可以直接用ISE打开

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