ad1000芯片配置及数据同步代码

LPDDR2 SDRAM memories compliant to JEDEC JESD209-2.

说明：  使用verilog语言实现H.265压缩算法，能够实现实时视频数据的压缩传输(Using Verilog language to realize h.265 compression algorithm can realize the compression and transmission of real-time video data)

具备GMII接口和ARP协议功能的千兆以太网控制器，经过Xilinx SPATAN-III FPGA验证

AES算法在FPGA上的实现，对AES算法所用的器件资源进行了总结(AES on FPGA the Fastest to the Smallest)

片上网络NOC基于fpga实现的，routing模块。(NOC-chip networks realized fpga-based, routing module.)

原创，帧同步器的Verilog代码，在FPGA上验证实现过，无误。作为通信系统帧传输的仿真，有限状态机同步态和失步态的切换仿真。(Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine synchronous state and the loss of the switching simulation of gait.)

module LDPC (clk,reset,             data_in, data_in_en,             velocity, /*输入信号码率选择*/             data_out, data_out_en,             indication /*输出信号，第一个127要删除前5成7488，指示第一个127*/                );input   clk,reset;input   data_in,data_in_en;input[1:0]  velocity; //码率选择信号output[126:0]   data_out;output  data_out_en;output  indication;

一个串口通信传输的实验程序设计，在一般的通信协议中涉及到数据发送与接收的问题，为了快速实现数据的发送，通常使用的是串行传输的方法，把数据一个一个的发送出去，因此这里设计了一个发送程序。

verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。(verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the clock rising edge A, B, C, D of inputs, such as a rising edge of input A, the corresponding moments A 1 corresponding to the input shift register, the other three shift bit register inputs are 0. another four parallel 10-bit registers record the password. This lock can not only identify the number of characters, you can also determine the character of the input sequence.)

还好用，大家一起来看下，不错的图书管理软件啊 ，呵呵(Fortunately with, everyone look, the good library management software, ah, huh, huh)