1位ADPCM编解码器：：概述

用SystemVerilog写spi通信模块的验证ip结构简洁，容易上手可以作为spi设计中的验证之用

用Verilog HDL语言进行HDB3编码，并通过Quartus Ⅱ仿真验证(With the Verilog HDL language HDB3 coding, and simulation by Quartus Ⅱ)

DDS波形生成器verilog语言书写（FPGA型号cy4以上）(DDS generate verilog)

斐波那契数列序列产生模块，对于学习有限状态机(FSM)和数据通道(FSMD)的朋友来说很有用处，包括斐波那契数列的产生模块以及测试模块，

讲述4ASK的原理并附有matlab调制解调的源码。。。。。。。。。。 注：原来上传的4ASKmod.zip不要下(The principle tells 4ASK together with modulation and demodulation matlab source. . . . . . . . . . Note: The original upload 4ASKmod.zip not down)

基于FPGA的AD和DA设计代码及文档(Design code and document of AD and DA based on FPGA)

利用ISE本身的IP核，实现GMII的网络传输，在ML605开发板上调试过，可以跑，有兴趣的可以看看，相互学习嘛

基于VHDL编写的10进制显示输出，基于16进制的10进制控制，适合初学者(VHDL-based display output written in decimal, hexadecimal, 10 hexadecimal-based control, suitable for beginners)

51数字钟带各种扩展年，月，日等并且可预置。用汇编语言写的(51 digital clock with extended assembly language)

verilog code for apb to ahb convert