1位ADPCM编解码器：：概述

说明：  AXI4-Lite总线的主从机读写，例程及代码(AXI4-Lite Bus Host-Slave Read-Write, Routine and Code)

说明：  潘松那本书上用vhdl语言描述的16位并入并处加法器(Pan book vhdl language used to describe the 16-bit adder into his)

多周期CPU设计的全部完整代码，下载之后可以直接跑，实验课作业，已经通过检查，没有啥毛病。

汉明码学习，以（7，4）为例，仿真正常。(Hamming code learning, taking (7, 4) as an example, the simulation is normal.)

DE2 altera board vhdl design

说明：  1、能正确显示输入信号频率； 2、测量频率范围为1Hz ~ 999999Hz； 3、测量结果以十进制数字显示； 4、能测量幅值较小的信号频率； 5、有自动刷新输出数据的功能（如5s刷新一次）； 6、有自检模块（如产生100Hz的校准方波）；(1. It can correctly display the input signal frequency; 2. The frequency range of measurement is 1Hz ~ 99999hz; 3. The measurement results are displayed in decimal; 4. It can measure signal frequency with small amplitude; 5. It has the function of automatically refreshing the output data (e.g. once in 5S); 6. Self checking module (such as generating 100Hz calibration square wave);)

资源描述一个基于verilog的VGA显示小球游戏，可在FPGA板上运行

verilog 串口多字节发送程序，波特率计算公式如下：cnt_baud =(1/9600bps)/(1/crystal_frq(Mhz))-1；可以发送多个字节的数据，但是字节数是固定的

i2c驱动程序，分两个模块编写，增加一行代码就可扩展成SCCb协议

基于FPGA 16QAM解调verilog代码，(16QAMdemoluator veriliog)