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hdl_adder
说明: MATLAB to HDL Code conversion
- 2020-06-17 12:40:01下载
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verilog实现pwm波
利用实现verilog语言实现,pwm波的实现通过观察led灯的来实现,文件内附testbench文件
- 2022-05-29 16:28:20下载
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FPGA实现LC12S无线通讯模块收发
FPGA实现LC12S无线通讯模块收发,使用Verilog语言。程序实现一个模块根据案件发送数据,另一个模块接受导数据后点亮LED灯。程序在XC3S500E上实现。
- 2022-01-26 03:51:50下载
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同步
基于FPGA的位同步算法的verilog实现(Verilog implementation of synchronization algorithm)
- 2018-04-17 10:50:12下载
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adaptive
这是基于MATLAB编程实现自适应滤波器,并在XILINX的FPGA上硬件可实现的模型文件(This is based on the MATLAB programming adaptive filter, and the XILINX' s FPGA hardware can be a model document)
- 2009-06-24 13:26:32下载
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Add_sub_struc
8位加减器,八位减法器与加法器,用过一个控制端可以自由变换,采用移位加法方式,用途广泛,利用减法位补码加法的理论实现。(8 addition and subtraction, eight subtractor and adder, used a control terminal can freely change the using Shift addition, a wide range of uses, the use of subtraction complement addition theory to achieve.)
- 2012-05-14 20:36:26下载
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OV7670_DE2_VGA的视频图像采集系统
采用OV7670摄像头采样视频数据通过FPGA DE2开发板(EP2C35F672C6)用VGA显示在显示屏上。可向多路视频显示扩展。
- 2022-09-19 22:50:04下载
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rtcclock_latest.tar.gz
应用背景Project: A Wishbone Controlled Real--time Clock Core Purpose: Implement a real time clock, including alarm, count--down timer, stopwatch, variable time frequency, and more.关键技术基于FPGA的用verilog编写的时钟模块,具有时间计数,闹铃,以及计数器功能!具有很好的学习和使用价值。基于FPGA的用verilog编写的时钟模块,具有时间计数,闹铃,以及计数器功能!具有很好的学习和使用价值。
- 2022-01-24 16:17:40下载
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鲍伍利乘数
鲍伍利乘数用于 2 四位二进制数比普通的那种使用更少的触发器。
- 2022-06-14 09:18:49下载
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alu
说明: 用Verilog编写的简单的运算单元(ALU),可实现加、减、与、或、异或、非、左、右移等功能(Verilog prepared with simple arithmetic unit (ALU), can be add, subtract, and, or, exclusive-OR, non-, left, and other functions shifted to right)
- 2009-07-28 16:20:52下载
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