锁相环Verilog代码

本代码实现一个fir滤波器，结合matlab对数据进行进行验证，最后用modesim对编写的代码进行仿真，最终用matlab和fpga实现一个功能正常的fir低通滤波器，这里附有源代码，并且用verilog代码编写，具有很大的参考作用对于刚学习fpga的朋友，希望你们能真正的对所学的东西感兴趣，这个是我上传代码的初衷，希望你们学业进步，继续做一个对技术有信心的人才。

实现FPGA与PC通信的USB2.0接口,采用verilog语言实现(Implementation of FPGA and PC communication USB2.0 interface, using Verilog language to achieve)

术语自动贩卖是指要约出售可能我或大或小的项目。自动贩卖机的这种设计涉及设计和实现是基于数量和价格列出不同项目。所列出的项目1）咖啡2）茶3）饮品（凉）该系统的设计是基于有限状态机，即有限状态机，它可以通过使用状态图及其相应的过渡状态来容易地编程上。自动售货机的动画可以使用的HDL设计系列软件来实现。

用verilog语言实现了tlk2711serdes芯片的高速串行功能，包含工程与仿真文件，亲测可用(Using Verilog language to achieve a high-speed serial tlk2711serdes chip function, including the project and the simulation file, pro test available)

资源描述关于集成电路相关的所有面试问题。

这是一个简单的 1 位全加器语言代码 " 时间刻度 1ns / 1ps 模块 1BitFullAdder ( 输入， 输入的 b 输入的 cin 输出 s 输出 cout) ； 分配 s = a ^ b ^ cin ； 分配 cout = (& b) |(& cin) |（b 和 cin） ； endmodule //Test 工作台 " 时间刻度 1ns / 1ps

说明：  EDA软件VCS学习中用到的实际例子，都已经通过调试验证(Practical examples used in the learning of EDA software VCS have been verified by experiments.)

本代码实现16位数据的sin cos 计算，已经通过测试并且显示正确的波形图文件，仿真通过。在计算是很有帮助。本代码为原创代码，不同于流水线实现，而是以时间换取的面积。

介绍了FPGA设计的十大准则，对初学者很有用，对于工作多年的同志，也会有整理总结的好处(Describes the FPGA design of the top ten criteria are useful for beginners, for many years comrades, there will be finishing the benefits of the summary)

高速FIFO，verilog设计。速度高达130Mhz(High-speed FIFO, verilog design. Speed up to 130MHz)