fpga控制 ad7606 verilog语言

说明：  这是本人曾经参与的一个DDR controller接口项目，主要是FPGA rtl实现，仅供参考。(This is a DDR controller interface project that I once participated in, mainly implemented by FPGA RTL, for reference only.)

在Nexys4开发板上实现一个时钟的显示，利用了视觉暂留的功能实现数码管的输出，但因为时间问题，小时的位数只设计了一位，需要两位的话加一位即可。

ARM+FPGA JTAG(二合一)原理图与PCB(ARM+ FPGA JTAG (combined) schematic and PCB )

对三相电压型逆变器的数学模型进行了详细的数学推导，简单容易理解(Three-phase voltage inverter for the mathematical model of a detailed mathematical derivation is simple and easy to understand)

说明：  通过iic总线实现数据的读和写，以及基于的modelsim测试。(Through the iic bus to achieve data reading and writing,and based on the modelsim test.)

FPGA驱动VGA在电脑显示屏上显示彩条                                                                                                                        附有注释

以ISE为开发环境，Verilog语言编写程序。功能：FPGA控制 LCD_1602动态显示秒表(In the development environment of ISE, Verilog language is used to write programs. Function: LCD_1602 dynamic display stopwatch controlled by FPGA)

华为公司学习verilog的资料，绝密资料，想学习verilog编程，想学习FPGA，想以后进华为公司的都可以看看。(Huawei learning verilog information, confidential information, want to learn verilog programming, want to learn FPGA, think later into the Huawei can see.)

三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)

的红色检测算法作品通过检查每个像素，因为它通过该模块并决定它是否是红色。rSquared"、"gSquared"和"bSquared"是为了在使用寄存器进行分类和确定当前像素是红色的还是不基于距离公式。 如果确定该像素是红色，它突出显示为红色，并外框的坐标更新，如果它尚未包含此像素。 然而，如果该像素确定不是红色，然后有可能会发生的几宗。第一次的情况下，如果不是红是当前像素是否位于我们的边界框的边界。我们跟踪的当前和以前的外框，和如果当前像素躺在任何一种，该像素分别显示为绿色、 蓝色、 青色和紫色。如果当前像素不是对任何边界框，但在当前的边界框的区域内, 像素显示在其原始颜色。