一款商用ADC的verilog

一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v This file is part of the JTAG Test Access Port (TAP) http://www.opencores.org/projects/jtag/ Author(s): Igor Mohor (igorm@opencores.org))

Description of a sistolic arhictecture for a FFT implementation in FPGA.

在vivado开发环境下，调用ram IP，实现可调频的正弦波信号发生器。(vivado IP signal generator)

CPLD例程(语言)《Verilog HDL数字控制系统设计实例》AVR_Core.tar.gz-.rar(CPLDprogram dialogue /Verilog language design examples)

充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。充分验证的iic，slave连续接收6byte，开头可以更改设备地址。  

片上网络NOC基于fpga实现的，routing模块。(NOC-chip networks realized fpga-based, routing module.)

说明：  寄存器设计文件，寄存器输入输出以及读写控制，寄存器的配置(Register design and read-write control)

PCIE仿真设计教程1-6，我帮大家收集到一起了(PCIE simulation design tutorial 1-6, I help you gather together.)

用verilog实现的buffer，经过了fpga平台验证。(Implement buffer with verilog.)

无刷直流电机 VHDL VERILOG 控制,速度环，RS232 串口接收发送 始终分频 PWM生成 电机相序 actel FPGA使用-VERILOG BLDC control of the use of actel FPGA( actel VERILOG BLDC control of the use of actel FPGA)