ALU（算术逻辑单元）

数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法(Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis and computer simulation of specific methods)

应用背景输入向量并行内置自测试（BIST）监测在电路正常运行时执行测试方案不需要设置一个需要设置的电路线来进行测试。这些计划是基于硬件开销和并发测试潜伏期（CTL），即为测试所需的时间完成，而电路工作正常。在这个简短的，我们提出一种新的输入矢量并行BIST方案监测，以在监视一组（称为窗口）的向量的想法电路的输入，在正常操作期间，和一个静态的ramlike使用结构存储的相对位置的载体，达到在检查窗口的电路的输入，所提出的方案显示表现明显优于先前提出的计划相对于硬件开销和CTL的权衡。关键技术内置自测试（BIST）技术构成的一类方案这将提供高性能测试的性能故障覆盖，而同时，他们放松的依赖昂贵的外部测试设备。因此，它们构成一个有吸引力的解决方案的问题，测试超大规模集成电路设备[ 1 ]。BIST技术通常分为离线和在线。离线结构在正常模式下操作（在这期间内电路是空闲的）或测试模式。在测试过程中，所产生的输入通过一个测试生成模块被施加到电路的输入在测试（削减）和响应被捕获到一个响应验证者（RV）。因此，进行测试，正常运行削减是停顿，因此，该系统的性能在该电路被包括，被降解。

REEDSOLOMON source code

基于VHDL语言的CORDIC算法实现，用于计算sin(x),cos(x)等，实测可用(Based on VHDL CORDIC algorithm, used to calculate sin (x), cos (x), etc., the measured available)

NN CONTROLLER FOR UPQC

时间设置 可以作为设计中的一个小模块进行使用 方便快捷(time setting)

it shows bcd counter

说明：  TI公司的DAC5578驱动程序，经测试过的，CSDN资源分享(DAC5578 Driver of TI Company Tested and CSDN Resource Sharing)

用FPGA实现dct变换。verilog语言实现，在quartus9.0中验证，含整个工程(dct transform verilog language in quartus9.0 verify, with the entire project)

该书介绍了英特尔的80x86CPU和一些串行通信芯片，以及汇编语言。(The book introduces the Intel 80x86CPU and some serial communications chip, and assembly language.)