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Q8051
Quick Cores 的Q8051,带JTAG接口,编译时提示调试模块缺少TRACE模块。
- 2023-07-08 15:15:04下载
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uart
说明: uart 发送模块接收模块及tb,其中可以选择不同波特率进行收发,代码带有详细注释。(UART sending module and receiving module)
- 2020-06-20 20:00:02下载
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stopwatch-based-on-VHDL
基于VHDL的电子秒表的设计,使用VHDL语言描述一个秒表电路,利用QuantusII软件进行源程序设计,编译,仿真,最后形成下载文件下载至装有FPGA芯片的实验箱,进行硬件测试,要求实现秒表功能。(Design of electronic stopwatch based on VHDL)
- 2013-11-27 15:42:41下载
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mipiTolvds
mipi转LVDS接口, verilog代码,在lattice 芯片上使用,已验证(MIPI to LVDS interface)
- 2018-07-06 20:19:54下载
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Four-FPGA-design-techniques
FPGA设计的四种常用思想与技巧,包括乒乓操作、串并转换、流水线操作、数据接口同步化(FPGA design of the four common ideas and techniques, including the operation of ping-pong, SERDES, pipelining, synchronization of data interface)
- 2012-04-22 22:39:57下载
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OV7670_VGA_OK
基于ESS303开发板的OV7670_VGA拍照功能实现(Implementation of OV7670_VGA camera function based on ESS303 development board)
- 2020-06-25 09:00:01下载
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modelsim输出文件代码演示 verilog
资源描述
modelsim输出文件代码演示 verilog 内含头文件和testbench.Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式。
- 2022-03-04 02:46:20下载
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doc
e200 riscv open code user guide
- 2020-06-15 22:45:01下载
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IIC
fpga实现的IIC通信的例程,注释很详细(fpga implementation of serial communication routines, comments in great detail)
- 2021-03-24 16:29:15下载
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costas_DPSK
采用costas环进行DPSK解调的程序。输入数据速率2.4Kbps,载波频率12KHz,采样率1.6MHz, 输入数据位宽12位,快捕带为799.617Hz(Costas ring using DPSK demodulation process. Input data rate 2.4Kbps, carrier frequency 12KHz, sampling rate 1.6MHz, the input data 12 bits wide, fast catching band is 799.617Hz)
- 2014-06-09 21:50:42下载
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