1588时间同步解决方案
很详细的1588V2方案，转给有需要的同学。。。。。。。。无线组网要求同频相邻基站空口同步、时隙对齐,任意两个基站之间帧头最大偏差不超过μ,否则会产生:时隙干扰:前一个时隙的信号落在下一个时隙中,破坏了这两个时隙内的正交码的正交性,使这两个时隙内的基站或终端都无法正常解调上下行时隙干扰:一个基站发射的信号直接对另一个基站的接收造成强大的干扰严重影响第二个基站的正常接收。本振源准确度变化需用时间频率码多天∠(铯钟)时钟×分钟铷原子钟分钟μ本地时钟和频率同步网守时能力无法满足需求,需要有时间同步机制依赖GPS存在的问题安全问题GPS系统存在安全隐患。天线GPS故障率:GPS部分已成为除射频模块外的第二高故障率设备,约占总故障放大数的15%左右。器同轴线施工问题接收机安装施工比较困难。GPS天线安装要求较高,选址困难,尤GPS馈线超过100米还需要增加放大器其是室内覆盖站。GPS替代方案GPS替代方案:卫星替代和有线替代分别解决安全隐患和施工问题卫星替代-采用北斗/GPS双模卫星授时模块替代目前单GPS模块,解决安全隐患。有线替代-采用基于PIN的1588V2地面传送方案,解决施工难题。时间源时间接收。Node B北斗时间传输Node bPTIPTNRNCNode B有线替代方案北斗系统介绍北斗一代卫星北斗一代卫星目前已覆盖中国及周边地区北斗一代卫星是同步轨道系统,有3颗卫星,采用2+1◆互为备份的工作模式。2003年开始民用,工作频率为2.49GHz。用户定位需要主动发送反馈信息,主控站收到后进行计算再向用户发送定位信息。单向授时无需授权,精度在200nS。北斗二代卫星目前已发射5颗北斗二代导航卫星,预计在2012年完成大中国区域覆盖,形成5个同步轨道卫星、3个倾斜2轨道卫星、4个中轨卫星的系统,2020年将累计发射35颗卫星完成全球覆盖。北斗二代将提供与GPS相同的4星授时方式,工作频率为1.5z,但北斗二代系统的5个同步轨道卫星将继续提供北斗一代的授时功能。1588V2时间同步原理PTP协议-|EEE1588V2双向时延={TS4TST)-S3TS2MasterSlave采用主从时钟方案,周期时ync la钟发布,接收方利用网络链ollow up[i1i」T1+Delav+offset路的对称性进行时钟偏移测Delay Req量和延时测量,实现主从时钟的频率、相位和绝对时间Delay Resp [11]的同步。14=7+Delay-OffsetEE的1588v2协议是今后分组网络中时间传送的重点技术、2007年12月定稿,2008年3月正式发布。15882能达到亚微秒级的同步精度,可同时提供频率同步和时间同步。1588V2基于包交换网,容易在P网上实现同步。1588v2基于 PIN/OTN网络传送的示意图时间同步设备时间同步设备时间同步信汇聚环汇聚环号流1、时间同步信号流,需OIN支持2、用PTN环贯通接入环588v2同步信号接入环接入环《》(《q》))(《费同步网现状时钟同步网时间同步网使用方式通过Mb/、2MH端口,为业务网元通过NTP接口,经P网向业务网元提供基准提供基准定时信号UTC时间信号服务对象交换网元、传输网元等需外时钟信号WAP、彩信、计算机系统设备等需基准时的业务网元间信号的网元现网设备厂家骨干网包括华为、迅腾两家骨干网为华为V3设备,本地网内基本未建本地网内以上述两家为主时间同步设备端口配置类型2Mb/s,2MHzNTP接口,|RG-B(DCLS)接口安装地点全国以北京、武汉、广州、沈阳、西各省会城市现有1台时间同步服务器,通过安配置的带铯钟PRC为地面基准时钟GPS获取UTC基准时间源,各省会城市配置带两套卫星接收机的LPR,共同组成一级基准时钟源其它各本地网内传输、交换节点安装BTS设备主要问题无法提供高精度时间同步精度在城域范围內仅100ms以内,无法满足高精度时间同步要求目前现网的时钟同步和时间同步均不能满足TD网络的时间同步要求,部署1588V2时间同步解决方案需新建高精度的时间同步设备。1588V2时间同步方案研究进展158V2已完成的工作实验室测试现网试点互通测试扩大试点2008年9-102009年9月-11月,完成多种传2009年4月-5月,在实验室完成2009年11月-12月,输设备的测试工月,在现网开展了地了PTN设备与TD设在现网6个城市组织开展作,基本涵盖了面传送1588V2的现备的时间同步接口基于PTN设备的1588V2时目前厂家支持的网试点测试互通测试,实现了间同步现网扩大规模试各种1588V2模不同厂家之间的互点,每城市TD基站规模在式通50个左右。性能测试兼容性测试规模应用主要完成的测试项目高精度时间服务器性能、主备时间服务器倒换性能、GPS/北斗时间源倒换性能、PIN1588路径倒换的影响、基站时间输出的长期性能(带内、带外连接)、基站I↓带内带外切换的影响、试点区域不同站点间业务测试等等。
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基于FPGA的数字通信实现多路数据时分复用和解复用系统系统
本文档介绍了一种基于FPGA的数字通信多路时分复用和解复用系统，使用硬件描述语言很好的实现了系统功能。第2页共63页AbstractThe system is designed for data multiplexed and de-multiplexed. It is based on TDMThe systern includes the transmitter and the receiver. They are implemented mainly by FPGaThere are three inputs in the transmission system: data from A/converter, DIPI and DIP2The three channels are out serially and time-divisional under the FPgas control. The FPGain the transmitter is divided into four modules which are frequency divider, Barker generator,data multiplexer and voltage display. voltage display is used for processing the data convertedy ADC and sending it to the LED. The serial data are serial shifted into the FPGa in thereceiver. Bit-synchronize and frame-synchronize are both picked up, and then de-multiplexThe FPGA in the receiver is divided into three modules which are digital PLL, datade-multiplexer and voltage display. The transmitter will multiplex four ways of 8-bit paralleldata. The first way is adC data, the second and the third way is generated by dip-key. Theother is Barker code used for frame synchronizing. The receiver will maintain the bitsynchronizing, recognize one frame and de-multiplex three ways data. The essay will discussthe design progress, the programming idea and some problems. Works have to be done by thedesigner are: Specify all system components, Make system specification, Draw systemschematics, Write RTL code according the schematics, Synthesis and simulate the rtl codeDesign the PCBS, Validate the functions of the FPGA on-line.Keywords: DPLL; Frame-synchronize; TDM; Verilog HDl; Serial A/D convert;第3页共63页目录引1数字复接系统简介52数字复接方法及方式2.1数字复接的方法…中中·2.2数字复接的方式………3系统原理和各模块设计………………………63.1系统原理及框图…3.2发端系统设计…3.3收端系统设计…···中··中··中····中·,中………93.4FPGA的设计流程“····“:*·············=·······*·*··3.4.1设计输入···“··++··+··*+··+··+++*···++++·*·+·++34.2设计综合……………………123.4.3仿真验证123.4.4设计实现……123.4.5时序分析123.5发端FPGA设计………………………133.5.1分频模块…翻……143.5.2复接模块……………………………………153.5.3显示模块……………………163.5.4编译与仿伤真…………………183.6收端FPGA设计……………………………………………………193.6.1数字锁相模块…………···→····;··中·······中···········→··············203.6.2解复用模块…··++·*···中+“··“++………………………213.6.3显示模块………………………………………………223.6.4编译与仿真………………………………223.7数字锁相环原理及设计……………………………2338串行AD工作原理………………2539并行D/A的工作原理…263.10 Altera flex10K10介绍………………………………………………………………274系统调试…………………………………………………325 Quartus||软件及 Ver log语言简介…………325.10 artus I软件简介……………………………………………………325.2 Verilog语言简介……………………………………………………………34第4页共63页6结论····“4··+·→··*·*··“······+“·+····“······“··+·+“+·…“*·.·+··+“·+·+·*··…………35谢辞36参考文献·a···.········和··::··中.事…37附录…38docn豆丁www.oocin.com第5页共63页引言数字复接、分接技术发展到80年代已经趋于成熟,形成了完善的EI、T系列。它使得多路低速信号可以在髙速信道中传输,同时提髙信道的利用率。PLD/FPGA是电子设计领域中最具活力和发展前途的一项技术,它的影响丝毫不亚于70年代单片机的发明和使用。可以毫不夸张的讲,PID/FPGA能完成任何数字器件的功能,上至高性能CP,下至简单的74电路,都可以用PLD/FPGA来实现。PLD/FPGA如同一张白纸或是一堆积木,工程师可以通过传统的原理图输入法,或是硬件描述语言自由的设计一个数字系统。通过软件仿真,我们可以事先验证设计的正确性。在PCB完成以后,还可以利用PLD/FPGA的在线修改能力,随时修改设计而不必改动硬件电路。使用PLD/FGA来开发数字电路,可以大大缩短设计时间,减少PCB面积,提高系统的可靠性。,PLD/FGA的这些优点使得PLD/FPGA技术在90年代以后得到飞速的发展,同时也大大推动了EDA软件和硬件描述语言的进步。本设计主要利用了FPGA及 Verilog hdl语言来设计数字复、接分接系统。数字复接系统简介在数字通信网中,为了扩大传输容量和提高传输效率常常需要把若干个低速数字信号合并成为一个高速数字信号,然后再通过高速信道传输,这就是所谓的数字复接技术。数字复接是一种已经非常成熟的技术,广泛地应用于无线通信、光通信和微波接力通信。图1-1数字复接系统方框饜图1-1所示,数字复接系统包括数字复接器( digital multiplexer)和数字分接时钟「定时同定时步复分日恢接复器( digital de- multiplexer)两部分。数字复接器是把两个或多个低速的支路数字信号按照时分复用方式合并成为一路高速的合路数字信号的设备;数字分接器是把合路数字信号分解为原来的支路数字信号的设备。数字复接器是由定时、调整和复接单元所组成;数字分接器是由同步、定时、分接和恢复单元所组成。定时单元给设备提供统一的基准时间信号,同步单元给分接器提供与复接器基准时间同步的时间信号,调整单元负责同步输入的各支路信号。恢复单元与调整单元相对,负贵把分接出来的各支路信号复原第6页共63页2数字复接方法及方式2.1数字复接的方法数字复接的方法主要有按位复接、按字复接和按帧复接三种(1)按位复接按位复接的方法是每次只复接每个支路的·位码,复接后,码序列中的第·位表示第一路中的第一位码;第二位表示第二路的第一位码;以此类推,第N位表示第N路的第一位码。这N位码形成第一时隙。同样,第二时隙是有每路的第二位码复接而成。这种复接方法的特点是设备简单、只需小容量存储,易于实现(2)按字复接按字复接就是每次复接支路的一个字或字节。复接后的码顺序是每个封隙为一路n位码。它的特点是利于多路合成和处理,但要求有较大的存储容量,使得电路较为复杂(3)按帧复接这种方法是每次复接一个之路的一帧数码,它的特点是复接时不破坏原来的帧结构,有利于交换,但要求有更大的存储容量。22数字复接的方式按照复接时各低速信号的情况,复接方式可分为同步复接、异步复接与准同步复接。(1)同步复接同步复接被复接的各个支路信号在时间上是完全同步的。在实际应用中,由于各个支路信号到达的时间不一样,造成支路间的码位相位不同,使得信息不能被正确复接。因此需要对支路进行相位调整。在复接时,要插入帧同步码及其它的业务码。(2)异步复接将没有统一标称频率的不同支路数字信号进行复接的方式成为异步复接。在数字通信中广泛采用这种复接方式。(3)准同步复接准同步复接是指参与复接的各个低速信号使用各自的时钟,但各支路的时钟需要在定的容差范围内。准同步复接实际上是在同步复接的基础上增加了码速调整功能3系统原理和各模块设计3.1系统原理及框图首先介绍系统的工作过程。此数字通信系统分为发端和收端两部分。在发端,FPGA对A①D变换数据、DIP1数据和DIP2数据插入帧同步码,形成一帧,对此帧按位时分复用并串行发送出去。同时,A/D输入端的模拟电压值将通过FPGA的处理,显示在七段数码管上。在收端,FPGA首先从串行码中提取位时钟,然后识别帧同步。当识别出帧同步后,FPGA解复用三路并行码,分别将这三路并行码送到后面的D/A变换器、LED1和LED2同时,第一路并行码通过FGA的处理,显示到七段数码管上。传输帧结构如图3-1所示:第7页共63页帧同步第一路第二路|第三路图3-1传输帧结构总系统框图如图3-2所示:七段数码管七段数码管A/DD/A信道DI P1立FPGA收端FPGALED 1DIP2LED2图3-2总系统框图3.2发端系统设计图3-3是发端系统方框图七数码簣豆丁A/D信道DP1愛端FPGADIP2图3-3发端系统方框图如图3-3所示,发端有三路信号:A/D变换信号、拨码开关1和拨码开关2产生的8位信码。AD变换的信码经过FPGA处理显示到七段译码管上,它代表变换前模拟信号的电压值。由于三路信号都是静态信号,因此输入不用进行码速变挨和码速调轄。输出信号的码速率为256Kbps。发端电路在做PCB时需要单层布线,因此将发端系统板倣成三块小板,分为三个图,分别是发端主图、AD变换图和LED显示图。发端主图如34所示,以发端FPGA为核心,其它功能块逐一实现。为了FGA运行的稳定,要在其周围加入6个滤波电容,电容值为0.1uF。拨码开关与排阻共同构成八位信码,分别接到FPGA的8个I/0端口。复位电路是系统正常运行的必要部分,它由按键开关,电解电容和电阻构成。主图板与AD变换板、LED显示板之间用插针和电线连接。这些插针和电线将为A/D变换板和LED显示第8页共63页板提供电源和通信路径。此外,FPGA还需要配置电路。配置电路在开杌时将配置文件载入到FPGA中,FPGA才可以工作。配置电路由上拉电阻和插座组成,其中,五个端口接到FGA五个配置引脚,他们是:DATA0、 sTATuS、 nCONFIG、 CONF DONE与DCLK。3图AA399999温899998旨若起Ed kDYnizisr含已四=图3-4发端主图原理图A/D变换图如图35所示,要说明的是,这里没有采用并行A/D,而是采用了串行A/D,这样可以节省FPGA的管脚。我使用的ADC型号是TC549。TLC549转换输入端模拟量为数字量,为FPGA提供串行数据。这块板的电源由主图板提供,电源端接到主图板的电源端。TLC549需要一片0.1uF的陶瓷电容为芯片的电源端滤波。在做PCB时,这片电容应靠近芯片的VCC与GND。TLC549的模拟输入量有电位器分压和外部输入,通过单刀双掷开关选择。外部输入的模拟量可以是信号源输出,音频输入等。AA「区YcAy图3-5AD变换图第9页共63页LED显示图如图3-6所示,我用五位LED显示模拟电压值。它可以提供0.0001的显示精度。这五位LED由一位独立LED和一个四LED组组成。这五个LED采用扫描方式显示。扫描显示是LED显示的常用方法。通过五个PNP管控制五个LED分时发光,时隙为32ms。在此时隙下,人眼不会察觉到LED分别点亮,而是同时在亮。此法不仅节省七段译码驱动芯片和FPGA的管脚,而且节约电能。小数点的位置固定不变:因此只需将独立LED的小数点设计为常亮。LED数码管采用共阳极,公共端接PP发射极,PNP集电极接电源,PNP的导通由FPGA控制。七段译码芯片采用DM74LS47,它是一片驱动共阳极LED数码管的芯片。同样,在这片芯片的VCC与GND之间加入0.1uF陶瓷滤波电容和essOyNC 5v In图3-6LED显示图3.3收端系统设计收端系统框图如图3-7所示七段数码管D/A信道收端FPGAED1LED2图3-7收端系统框图
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