STM32 SHT30温湿度检测

【实例简介】医院智能化弱电系统设计方案,弱电系统设计方案

房价预测模型算法实现,包含了各种各样的Matlab双算法程序与,可以解决建模中的难题,攻克程序难关

基于matlab的FDTD程序实现，推导公式并算例演示，对于初学者具有很好的借鉴学习意义自由空间参数赋值网格划分加激励源计算迭代系数场量迭代、边界条件TLATLAB可妞语句TEz(1, j), timestep=137Ez(i, j), timestep=159200200180160001201008086420000205010015020050100150200i coordinatei coordinate运算137步,波未到达边界运算159步,波正好到达边界Ez(i,j), timestep=174200l1164208642050100150200i coordinate运算174步,波在边界反射运行120步时E的3-D图2C1994-2007ChinaAcadcmicjOurnalElcctronicPublishingHousc.Allrightsrescrved.http://www.cnki.nct201994-2007ChinaAcadcmicJOurnalElcctronicPublishingHousc.alLrightsreservedhttp://www.cnki.nct

求多个目标的最小外接矩形，有说明，matlab版

是本科毕业设计，用的是C4.5数据挖掘算法，分析前导课程与后续课程的关系和平时成绩对期末成绩的关系。

SODATA算法是在k-均值算法的基础上，增加对聚类结果的“合并”和“分裂”两个操作，并设定算法运行控制参数的一种聚类算法。迭代次数会影响最终结果，迭代参数选择很重要。

利用蒙特卡洛模拟法计算随机潮流，计算电力系统安全性

VHDL语言的简化教程pdf,通过文档可以全面了解VHDL的语法。VHDL概述:●●●●ⅤHDL→Ⅴ HSIC Hardwarter Description LanguageⅤHSIC→Ⅴ ery High speed integrated circuitVHDL是美国国防部在20世纪80年代初为实现其高速集成电路硬件ⅤHSIC计划提出的描述语言;IEEE从1986年开始致力于ⅤHD标准化工作,融合了其它ASIC芯片制造商开发的硬件描述语言的优点,于93年形成了标准版本( IEEE std1164)。1995年,我国国家技术监督局推荐ⅤHDL做为电子设计自动化硬件描述语言的国家标准。●●●●VHDL优点●●0覆盖面广,系统硬件描述能力强,是一个多层次的硬件描述语言;VHDL语言具有良好的可读性,既可以被计算机接受,也容易被人们所理解;ⅤHDL语言可以与工艺无关编程;VHDL语言已做为一种IEEE的工业标准,便于使用、交流和推广。VHDL语言的不足之处设计的最终实现取决于针对目标器件的编程器,工具的不同会导致综合质量不一样31VHDL语言基础●●●●3.1.1标识符( Identifiers)●●0标识符用来定义常数、变量、信号、端口、子程序或参数的名字,由字母(A~z,a-z)、数字(0-9)和下划线()字符组成。要求:●首字符必须是字母未字符不能为下划线●不允许出现两个连续的下划线不区分大小写●ⅥHDL定义的保留字(关键字),不能用作标识符●标识符字符最长可以是32个字符。注释由两个连续的虚线(--)引导关键字(保留字)●●●●关键字( keyword)是VHDL中具有特别含义的单词,只●●0能做为固定的用途,用户不能用其做为标识符。BJ]0: ABS, ACCESS, AFTER, ALL, AND, ARCHITECTUREARRAY ATTRIBUTE. BEGIN. BODY BUFFER BUS CASECOMPONENT, CONSTANT, DISCONNECT, DOWNTO, ELSEELSIF END ENTITY EXIT. FILE. FOR. FUNCTIONGENERIC. GROUP IF INPURE. IN. INOUT. IS. LABELLIBRARY LINKAGE. LOOP MAP MOD. NAND. NEW. NEXTNOR NOT NULL. OF ON OPEN OR OTHERS OUTPACKAGE. POUT. PROCEDURE. PROCESS. PURE. RANGERECODE. REM REPORT RETURN ROL. ROR SELECTSHARED SIGNAL SLA SLL SRA SUBTYPE. THENTRANSPORT. TO. TYPE UNAFFECTED. UNITS UNTIL. USEVARIABLE WAIT. WHEN. WHILE. WITH. XOR XNOR3.1.2数据对象( Date Objects)●●●●数据对象包括常量、变量、信号和文件四种类型。常量 Constant常量是对某一常量名赋予一个固定的值,而且只能赋值一次。通常赋值在程序开始前进行,该值的数据类型则在说明语句中指明。Constant常数名:数据类型:=表达式Constant vcc:real:=5.0;-定义vcc的数据类型是实数,赋值为5.0VConstant bus width: integer:=8;-定义总线宽度为常数8常量所赋的值应和定义的数据类型一致;常量在程序包、实体、构造体或进程的说明性区域內必须加以说明。定义在程序包内的常量可供所含的任何实体、构造体所引用,定义在实体说明内的常量只能在该实体内可见,定义在进程说明性区域中的常量只能在该进程内可见。变量 ariable●●●●变量只能在进程语句、函数语句和过程语句结构中使用。变量的赋值是直接的,非预设的,分配给变量的值立即成为当前值,变量不能表达“连线”或存储元件,不能设置传输延迟量。变量定义语句Variable变量名:数据类型:=初始值;Variable count: integer0to255:=20;-定义counηt整数变量,变化范围0255,初始值为20。变量赋值语句:目标变量名:=表达式;x:=10.0;-实数变量赋值为10.0Y:=1.5+x;-运算表达式赋值,注意表达式必须与目标变量的数据类型相同A(3to6):=(“1101”);-位矢量赋值信号 Signa信号表示逻辑门的输入或输出,类似于连接线,也可以表达存/储元件的状态。信号通常在构造体、程序包和实体中说明。信号定义语句Signa信号名:数据类型:=初始值Signal clock:bit:=‘0’;-定义时钟信号类型,初始值为0Signa| count: BIT VECTOR(3 DOWNTO0);-定义 count为4位位矢量信号赋值语句:目标信号名

压缩包内含有三电平你变器的完整模型，可直接运行，并配有文档说明和建模流程，供大家参考

①定义输出或输入为直流电能的旋转电机，称为直流电机，它是能实现直流电能和机械能互相转换的电机。 ②用PWM（Pulse Width Modulation）方式来控制转速；通过脉冲波输入的引脚来控制方向。 ③本实验中采用RF-310T-11400型号直流电机，同时配有光耦测速模块。通过检测输出脉冲来检测电机转速。 基于FPGA的直流电机/基于FPGA的直流电机 ├── dc1 │   ├── db │   │   ├── cmpr_kkg.tdf │   │   ├── dc1.(0).cnf.cdb │   │   ├── dc1.(0).cnf.hdb │   │   ├── dc1.(1).cnf.cdb │   │   ├── dc1.(1).cnf.hdb │   │   ├── dc1.(10).cnf.cdb │   │   ├── dc1.(10).cnf.hdb │   │   ├── dc1.(11).cnf.cdb │   │   ├── dc1.(11).cnf.hdb │   │   ├── dc1.(12).cnf.cdb │   │   ├── dc1.(12).cnf.hdb │   │   ├── dc1.(2).cnf.cdb │   │   ├── dc1.(2).cnf.hdb │   │   ├── dc1.(3).cnf.cdb │   │   ├── dc1.(3).cnf.hdb │   │   ├── dc1.(4).cnf.cdb │   │   ├── dc1.(4).cnf.hdb │   │   ├── dc1.(5).cnf.cdb │   │   ├── dc1.(5).cnf.hdb │   │   ├── dc1.(6).cnf.cdb │   │   ├── dc1.(6).cnf.hdb │   │   ├── dc1.(7).cnf.cdb │   │   ├── dc1.(7).cnf.hdb │   │   ├── dc1.(8).cnf.cdb │   │   ├── dc1.(8).cnf.hdb │   │   ├── dc1.(9).cnf.cdb │   │   ├── dc1.(9).cnf.hdb │   │   ├── dc1.asm.qmsg │   │   ├── dc1.asm_labs.ddb │   │   ├── dc1.cbx.xml │   │   ├── dc1.cmp.bpm │   │   ├── dc1.cmp.cdb │   │   ├── dc1.cmp.ecobp │   │   ├── dc1.cmp.hdb │   │   ├── dc1.cmp.logdb │   │   ├── dc1.cmp.rdb │   │   ├── dc1.cuda_io_sim_cache.45um_ff_1200mv_0c_fast.hsd │   │   ├── dc1.cuda_io_sim_cache.45um_ss_1200mv_85c_slow.hsd │   │   ├── dc1.db_info │   │   ├── dc1.eco.cdb │   │   ├── dc1.eds_overflow │   │   ├── dc1.fit.qmsg │   │   ├── dc1.fnsim.cdb │   │   ├── dc1.fnsim.hdb │   │   ├── dc1.fnsim.qmsg │   │   ├── dc1.hier_info │   │   ├── dc1.hif │   │   ├── dc1.map.bpm │   │   ├── dc1.map.cdb │   │   ├── dc1.map.ecobp │   │   ├── dc1.map.hdb │   │   ├── dc1.map.logdb │   │   ├── dc1.map.qmsg │   │   ├── dc1.map_bb.cdb │   │   ├── dc1.map_bb.hdb │   │   ├── dc1.map_bb.hdbx │   │   ├── dc1.map_bb.logdb │   │   ├── dc1.pre_map.cdb │   │   ├── dc1.pre_map.hdb │   │   ├── dc1.psp │   │   ├── dc1.root_partition.cmp.atm │   │   ├── dc1.root_partition.cmp.dfp │   │   ├── dc1.root_partition.cmp.hdbx │   │   ├── dc1.root_partition.cmp.logdb │   │   ├── dc1.root_partition.cmp.rcf │   │   ├── dc1.root_partition.map.atm │   │   ├── dc1.root_partition.map.hdbx │   │   ├── dc1.root_partition.map.info │   │   ├── dc1.rtlv.hdb │   │   ├── dc1.rtlv_sg.cdb │   │   ├── dc1.rtlv_sg_swap.cdb │   │   ├── dc1.sgdiff.cdb │   │   ├── dc1.sgdiff.hdb │   │   ├── dc1.signalprobe.cdb │   │   ├── dc1.sim.cvwf │   │   ├── dc1.sim.hdb │   │   ├── dc1.sim.qmsg │   │   ├── dc1.sim.rdb │   │   ├── dc1.simfam │   │   ├── dc1.sld_design_entry.sci │   │   ├── dc1.sld_design_entry_dsc.sci │   │   ├── dc1.sta.qmsg │   │   ├── dc1.sta.rdb │   │   ├── dc1.sta_cmp.8_slow_1200mv_85c.tdb │   │   ├── dc1.syn_hier_info │   │   ├── dc1.tis_db_list.ddb │   │   ├── dc1.tiscmp.fast_1200mv_0c.ddb │   │   ├── dc1.tiscmp.fastest_slow_1200mv_0c.ddb │   │   ├── dc1.tiscmp.fastest_slow_1200mv_85c.ddb │   │   ├── dc1.tiscmp.slow_1200mv_0c.ddb │   │   ├── dc1.tiscmp.slow_1200mv_85c.ddb │   │   ├── dc1.tmw_info │   │   ├── logic_util_heursitic.dat │   │   ├── mux_96e.tdf │   │   ├── mux_cqc.tdf │   │   ├── mux_m6d.tdf │   │   ├── mux_src.tdf │   │   ├── prev_cmp_dc1.asm.qmsg │   │   ├── prev_cmp_dc1.fit.qmsg │   │   ├── prev_cmp_dc1.map.qmsg │   │   ├── prev_cmp_dc1.qmsg │   │   ├── prev_cmp_dc1.sim.qmsg │   │   ├── prev_cmp_dc1.sta.qmsg │   │   └── wed.wsf │   ├── dc1.asm.rpt │   ├── dc1.bdf │   ├── dc1.done │   ├── dc1.fit.rpt │   ├── dc1.fit.smsg │   ├── dc1.fit.summary │   ├── dc1.flow.rpt │   ├── dc1.map.rpt │   ├── dc1.map.summary │   ├── dc1.pin │   ├── dc1.qpf │   ├── dc1.qsf │   ├── dc1.qws │   ├── dc1.sim.rpt │   ├── dc1.sof │   ├── dc1.sta.rpt │   ├── dc1.sta.summary │   ├── dc1.vwf │   ├── dcmotor1.bsf │   ├── dcmotor1.vhd │   ├── dcmotor2.vhd │   ├── dcmotor3.vhd │   ├── dcmotor4.vhd │   ├── dcmotor4.vhd.bak │   ├── incremental_db │   │   ├── README │   │   └── compiled_partitions │   │       ├── dc1.root_partition.cmp.cdb │   │       ├── dc1.root_partition.cmp.dfp │   │       ├── dc1.root_partition.cmp.hdb │   │       ├── dc1.root_partition.cmp.kpt │   │       ├── dc1.root_partition.cmp.logdb │   │       ├── dc1.root_partition.cmp.rcfdb │   │       ├── dc1.root_partition.cmp.re.rcfdb │   │       ├── dc1.root_partition.map.cdb │   │       ├── dc1.root_partition.map.dpi │   │       ├── dc1.root_partition.map.hdb │   │       └── dc1.root_partition.map.kpt │   ├── key_check.vhd │   ├── key_check.vhd.bak │   ├── mux1.vhd │   ├── rate.vhd │   └── xianshi.vhd └── 新建 Microsoft Word 文档.docx 4 directories, 146 files