MIMO技术原理及应用
PPT内容 pdf 现代通信先进技术MIMO技术原理及应用。MMO系统模型(1)MIMO系统模型(2)■M根发送天线发射的倌号矢量为■N根接收天线上引入的噪声矢量为N根接收天线HM根发送天线(n的每一个分量都是独立同发布的复高斯随机过程)■接攻信号可以表示为r= hs+n〔其中图MIM0系统框图MIMo系统模型(3)MIMO信道模型(1)■独立同分布的复高斯信道为n,表示第j根发送天线到第根接收天线幼冲击响应函数;且都是独立司分布的复机变量,实部和虚部都是高斯随机变量h注:这样的独立高斯信道,一般用于描述较强的散射环境,可以认为是比较理想的信道MIMO信道模型(2)MIMO信道模型(3)■带有相关性的信道模型主散射休>天线之间的间距入射波的到达角入射波的角度扩展接收端多輸入多输出系天线结构示意图MIMO信道模型(4)MIMo信道模型(5)■ nokia空间相关MMo信道模型■每一条路径接收角(A0A)和发送角(AOD)定研究的MHMo信道模型假定在远场区有很少的空间义为关于天线阵列和主要反射体位置的量。独立的主反射体,一个主反射体有一条主要路径■由于本地散射,每一条路径P都会有角度扩展a9),这条路径含有大量的引入波,这些波是由接收机使信号延时几乎相同的时间,但会随AOA的变化:和发射机附近的当地散射体的结构引起的g)=∑)∑yMIMo信道模型(6)MIMo信道模型(7)表示有L个本地散射体。同理定义发送端有当地散射的角度扩展(φ)假设接收天线在发送天线的远区场内。因此式中可假定接收天线接收的是平面波。通过天线阵列,平面波的传播在不同的天线环境下产生时延^。不同天线的波前到达的很小的时间延式中d“是两个邻近的天线的距离,几是通信系統的载迟导致接收天线的相移Φ波波长MIM信道模型(8)MIMO信道模型(9)≯阵列的传播向量包括关于第一个天线的这些■同样,在发送端相移。对于具有相同天线间隔d的线性阵列,向量a。可表示为Oo,uit. d sin o.接收端的相关矩阵为MIMo信道模型(10)MIMo信道模型(11)■发送端的天线之间的相关矩阵Noka空间相关MMO信道的仿真用生成单天线快衰落的方法,生成互相独立的列向量R1=∑ana3)用上述方法分別计算接收天线和发送天线的相关矩阵Rx、RR计算接收天线和发送天线的相关矩阵的Kronecker积,得到总的相关矩阵RNuMIMo信道模型(12)MIM◎信道 Shannon容量(1)Nokia空间相关MMO信道的仿真(续■基于前面所述的信道模型,根据信息论的结论,此将总的相关矩阵进行 Cholesky分解,得到矩阵MIMO系统能达到的系统 Shannon容量为Nx MNC=log;deo+fH”)bsH计算列向量hx=[h,h2,…,hw丁和矩阵其中du)表示取方阵的行列式,是NxN单位矩阵,p为每根CMww的乘积,得到列向量hMN接收天线的信噪比,∥表示信道矩阵的共轭转置■由于信道矩阵H是随机的,上式的容量也是一个随机变量将列向量h进行分段,得到矩阵hM,即为空间相关的MMO信道MIMo信道 Shannon容量(2)MIM信道 Shannon容量(3)■在理想情况下,即MMO信道可以等效为最大数目的独C=log, I/eI立、等增益、并行的子信道时,得到最大的 Shannon容量(为保证系统性能比较是在相同条件下,将发射功率Roll Lahs Tewchaui n AR s, UTs归一化;每根发送天线的发射功率与1/M成比例)当信道列矢量互相正交时可以达到的容量aCaloyM log,(C=Logo/.5以看出,对于采用多天线发送和接收技术的系统,理想情况下的信道容量将随着发射天线的数目成线性増长这就为MIMO的高速数据速率传输奠定了理论基础。MIM信道 Shannon容量(4)MIM信道 Shannon容量(5)■当接收天线和发送天线数目都为8根,且平均H吧M=信噪比为20旧B时,链路容量可以高达42b/s/HzDm5■在大信噪比下,仅仅在链路的一端采用多天线,比两端都采用多天线所取得的容量要小。例如,N=M=2在大信噪比下的容量比N=4,M=1的容量要大图二不同天线数目下, Shann。n容量与SNR曲线MIMo系统的实现接收分集(1)■接收分集■采用一个发送天线,多个接收天线的分集方式,■发送分集能够抗衰落和抗噪声■分层空时结构r=hs+n■空时编码■空时扩频其中■正交发送分集r=r2…y■空时发送分集Th, h,,hy j接收分集(2)接收分集(3)■最大比合并算法(MRc■容量为s=[h,,,+h1…hn=(h2+h2+,+h(+h1nhC-log(+p∑■分集增益为h2+1hP+,+h16发送分集(1)发送分集(2)■采用多个发送天线,一个接收天线的分集方式,能够抗衰落■如果和接收分集保持相同的总的发送功率,则每个发送天线的发送功率为发送分集的1MC=log(1-(p/M∑h■分集增益为(内2+h2F÷.+h)/M发送分集(3)发送分集(5)■上面的发送分集方案是在发送端不知道信道信息的情况下得到的性能,如果发送端准确地知道信道的信息,可以获得与接收分集相同的性S能,下面以2个天线的情况为例加以说明。√h22+|h22■对发送的信息进行预处理,令h2发送分集(6)发送分集(7)■则■系统增益为r= hs+nh2+1h2+.+h2h *s,+h,.s+n■容量为hIh,.s+nN4P+1212°h1P+1h2PC=log(+*∑2)2+|h2*s+n分层空时结构(1)分层空时结构(2)■为了充分利用MMO的信道容量,G. OSchin提出■将信源数据分为多个数据子流,分别经过多个信道编了分层空时结构( BLAST: Bel-laboratories码器编码,或不经过信道编码,直接送入调制映射器Layered Space-Time进行信号映射。输出的多路调制信号进行空间域和时间域的信号构造(对角结构、垂直结构等)后,再由■ BLAST的优点是真正意义上实现了高数据通信多个发射天线发射出去.经无线信道传播后,由多个因为它在多条并行信道里发送的是独立的、没有冗余接收天线接收。在接收机中经空时检测、解调、译码,的信息流,所以它的传输速率将远大于利用传统技术得到判决数据。所得到的传输速率分层空时结构(3)分层空时结构(4)■特点高散射高信噪比T开环系统,因为 BLAST的发射机不需要信道的data ende信息,只需在接收端进行信道预澳Fig 1 V-BLASTHigh-lerei syster dagra:m分层空时结构(5)分层空时结构(6)■发送端将单个用户的数据部变并到多个发送天线上,同时l D-BLAST( Diagonal Bell Laboratories Layered的、并行的发送这些数据,利用多输入和多输出方式在同Space-Time)技术是一种在接收端和发送端均使频率上传输并行信息流。如果信道是多径散射环境足够用多天线矩阵,并运用一种较好的钟层编码的结构,强,在接攻端可以采用 BLAST算法,恢复出原始信号码块在空时结构中分散在对角线在独立的瑞利散射环境中,这种处理技术理论上以使容量与发送天线数目成线而且接近于■ BLAST根据构造方式的不同,可以分为对角结构(D-Shannon容量极限的90%,但是这种算法较复杂BLAST: Diagonal BLAST)和垂直结构( V-BLAST实现较困难Vertical blast)。■ V-BLAST( Vertical BLAST)是一种简化的BLAST检测算法,也就是码块垂直分散在每根天线上在室肉慢表环境中其频谱效率可以达到40bits/Hz。8分层空时结构(7)分层空时结构(8)对角结构的检测也是对角线进行处理的。比如现在需要如图三阶示,设发送天线数检测第1路数据,a3:图中对角线(蓝色)以上部为M=5,5路数括流在5根天线上循环发,比如对于第1分(红色)都是未检测数据,对角线以下部分(绿色)路,第1个数据a在天熊1都是已测数据。对于数据干扰抵消法将巳检测的时间t泼送,第2个数据在b1,c1,d1,e1抵消,再进行检测;对于数据2,用干扰天线2上时间发送,5个时抵消法将已检测的b:;2d抵消,再用干扰置零法将未控间段完成一个循环测的巳2消除,再进行检测,依此类推。分层空时结构(9)分层空时结构(10)■发射机采用循环变动的结构;就避免了某一路数据因为信道条件的不好,而导致连续的误码,从如图四所示,设发射天线数而影响整个接收机的性能.D- BLAST能够达到为M5,5路数据流分別在5根天线上并行发送,第Shannon容量的90%,其运算极其复杂;所以贝路的数据恒在天线1尔实验室又进一步提出了 V-BLAST算法上发送:第二路的数据也恒在天线2上发送;等等依次类推分层空时结构(11)分层空时结构(12)广在检测时间!1的数据时,先计算出信道转移炬阵■ V-BLAST迫零算法的伪逆,取出其中模数最小的行向量,亦即对应于最大信噪比■迫零(ZF)矢量(w:i=1,2…,M)的数椐,假设为C1,用干扰置零法将术检测的a1hd,消除从而进行C1的检测,检测后的C1应在总的接收信号去掉它的影响,并且在信道转移矩阵中去掉相应的列向量,生成新的信7(H);=道矩阵;再计算此信道粳阵的伪逆,依此类推其中(为H的第j列,d为 Kronecker delta函数,迫零炬阵HH(伪逆)分层空时结构(13)分层空时结构(14)≯假设发送信号向量为a=(x1,42…,ax),对应的N维摄■V- BLAST迫零加干扰消除算法向量为由矩阵理论可知,矩阵H的列数越少,迫零失量的模越小所以性能越好y=Wr=(H"H)H"(Ha+v)=a+H"H"*v分层空时结构(15)分层空时结构(16)V- BLAST加干扰消除检测算法是一个循环过程,包括优化排序方法■以下是一个循环递归过程的选取W;=(G,)rGI=H=(HH)H(ZF这样就判决出了一个信号.然后把它的影响从接收信号中减去,并去掉k,= arg min (G;lI信道转移矩阵肀相应的列,得到新的转移矩降,并确定新竹伪迸阵,确定耕的判决顺序注:1k1,k为检测过程的排序2k1为追零矩阵G1中具有最小模值的行向k:= argmin(G21),‖表示H中去掉的量第《列后卓伪逆分层空时结构(17)分层空时结构(18)a的第k个成分检测后的SNR为■最小均方误差(MMSE)算法H*=( I+H"H)H在栓测过程中,不同的推序会产生不同的P1:例如M=3的系统,一般来说,先检测1和先检测2,所褥的■只是迫零矢量变化,不能严格迫零,但是使总的嗓声加干是不一样的。假没的所有成分均采用相同的消除方法:则扰的方差最小。信噪比内最小的成分将决定系純的误码率性能。因此,该系统中我们可以采用一种最小信噪比最大亿的概念。在榍环检测过程中,每一步我们都选择最好的,从这种将最小信嗅比最大化的意义上来说,就可以萩得最优化排序510
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基于FPGA的数字通信实现多路数据时分复用和解复用系统系统
本文档介绍了一种基于FPGA的数字通信多路时分复用和解复用系统，使用硬件描述语言很好的实现了系统功能。第2页共63页AbstractThe system is designed for data multiplexed and de-multiplexed. It is based on TDMThe systern includes the transmitter and the receiver. They are implemented mainly by FPGaThere are three inputs in the transmission system: data from A/converter, DIPI and DIP2The three channels are out serially and time-divisional under the FPgas control. The FPGain the transmitter is divided into four modules which are frequency divider, Barker generator,data multiplexer and voltage display. voltage display is used for processing the data convertedy ADC and sending it to the LED. The serial data are serial shifted into the FPGa in thereceiver. Bit-synchronize and frame-synchronize are both picked up, and then de-multiplexThe FPGA in the receiver is divided into three modules which are digital PLL, datade-multiplexer and voltage display. The transmitter will multiplex four ways of 8-bit paralleldata. The first way is adC data, the second and the third way is generated by dip-key. Theother is Barker code used for frame synchronizing. The receiver will maintain the bitsynchronizing, recognize one frame and de-multiplex three ways data. The essay will discussthe design progress, the programming idea and some problems. Works have to be done by thedesigner are: Specify all system components, Make system specification, Draw systemschematics, Write RTL code according the schematics, Synthesis and simulate the rtl codeDesign the PCBS, Validate the functions of the FPGA on-line.Keywords: DPLL; Frame-synchronize; TDM; Verilog HDl; Serial A/D convert;第3页共63页目录引1数字复接系统简介52数字复接方法及方式2.1数字复接的方法…中中·2.2数字复接的方式………3系统原理和各模块设计………………………63.1系统原理及框图…3.2发端系统设计…3.3收端系统设计…···中··中··中····中·,中………93.4FPGA的设计流程“····“:*·············=·······*·*··3.4.1设计输入···“··++··+··*+··+··+++*···++++·*·+·++34.2设计综合……………………123.4.3仿真验证123.4.4设计实现……123.4.5时序分析123.5发端FPGA设计………………………133.5.1分频模块…翻……143.5.2复接模块……………………………………153.5.3显示模块……………………163.5.4编译与仿伤真…………………183.6收端FPGA设计……………………………………………………193.6.1数字锁相模块…………···→····;··中·······中···········→··············203.6.2解复用模块…··++·*···中+“··“++………………………213.6.3显示模块………………………………………………223.6.4编译与仿真………………………………223.7数字锁相环原理及设计……………………………2338串行AD工作原理………………2539并行D/A的工作原理…263.10 Altera flex10K10介绍………………………………………………………………274系统调试…………………………………………………325 Quartus||软件及 Ver log语言简介…………325.10 artus I软件简介……………………………………………………325.2 Verilog语言简介……………………………………………………………34第4页共63页6结论····“4··+·→··*·*··“······+“·+····“······“··+·+“+·…“*·.·+··+“·+·+·*··…………35谢辞36参考文献·a···.········和··::··中.事…37附录…38docn豆丁www.oocin.com第5页共63页引言数字复接、分接技术发展到80年代已经趋于成熟,形成了完善的EI、T系列。它使得多路低速信号可以在髙速信道中传输,同时提髙信道的利用率。PLD/FPGA是电子设计领域中最具活力和发展前途的一项技术,它的影响丝毫不亚于70年代单片机的发明和使用。可以毫不夸张的讲,PID/FPGA能完成任何数字器件的功能,上至高性能CP,下至简单的74电路,都可以用PLD/FPGA来实现。PLD/FPGA如同一张白纸或是一堆积木,工程师可以通过传统的原理图输入法,或是硬件描述语言自由的设计一个数字系统。通过软件仿真,我们可以事先验证设计的正确性。在PCB完成以后,还可以利用PLD/FPGA的在线修改能力,随时修改设计而不必改动硬件电路。使用PLD/FGA来开发数字电路,可以大大缩短设计时间,减少PCB面积,提高系统的可靠性。,PLD/FGA的这些优点使得PLD/FPGA技术在90年代以后得到飞速的发展,同时也大大推动了EDA软件和硬件描述语言的进步。本设计主要利用了FPGA及 Verilog hdl语言来设计数字复、接分接系统。数字复接系统简介在数字通信网中,为了扩大传输容量和提高传输效率常常需要把若干个低速数字信号合并成为一个高速数字信号,然后再通过高速信道传输,这就是所谓的数字复接技术。数字复接是一种已经非常成熟的技术,广泛地应用于无线通信、光通信和微波接力通信。图1-1数字复接系统方框饜图1-1所示,数字复接系统包括数字复接器( digital multiplexer)和数字分接时钟「定时同定时步复分日恢接复器( digital de- multiplexer)两部分。数字复接器是把两个或多个低速的支路数字信号按照时分复用方式合并成为一路高速的合路数字信号的设备;数字分接器是把合路数字信号分解为原来的支路数字信号的设备。数字复接器是由定时、调整和复接单元所组成;数字分接器是由同步、定时、分接和恢复单元所组成。定时单元给设备提供统一的基准时间信号,同步单元给分接器提供与复接器基准时间同步的时间信号,调整单元负责同步输入的各支路信号。恢复单元与调整单元相对,负贵把分接出来的各支路信号复原第6页共63页2数字复接方法及方式2.1数字复接的方法数字复接的方法主要有按位复接、按字复接和按帧复接三种(1)按位复接按位复接的方法是每次只复接每个支路的·位码,复接后,码序列中的第·位表示第一路中的第一位码;第二位表示第二路的第一位码;以此类推,第N位表示第N路的第一位码。这N位码形成第一时隙。同样,第二时隙是有每路的第二位码复接而成。这种复接方法的特点是设备简单、只需小容量存储,易于实现(2)按字复接按字复接就是每次复接支路的一个字或字节。复接后的码顺序是每个封隙为一路n位码。它的特点是利于多路合成和处理,但要求有较大的存储容量,使得电路较为复杂(3)按帧复接这种方法是每次复接一个之路的一帧数码,它的特点是复接时不破坏原来的帧结构,有利于交换,但要求有更大的存储容量。22数字复接的方式按照复接时各低速信号的情况,复接方式可分为同步复接、异步复接与准同步复接。(1)同步复接同步复接被复接的各个支路信号在时间上是完全同步的。在实际应用中,由于各个支路信号到达的时间不一样,造成支路间的码位相位不同,使得信息不能被正确复接。因此需要对支路进行相位调整。在复接时,要插入帧同步码及其它的业务码。(2)异步复接将没有统一标称频率的不同支路数字信号进行复接的方式成为异步复接。在数字通信中广泛采用这种复接方式。(3)准同步复接准同步复接是指参与复接的各个低速信号使用各自的时钟,但各支路的时钟需要在定的容差范围内。准同步复接实际上是在同步复接的基础上增加了码速调整功能3系统原理和各模块设计3.1系统原理及框图首先介绍系统的工作过程。此数字通信系统分为发端和收端两部分。在发端,FPGA对A①D变换数据、DIP1数据和DIP2数据插入帧同步码,形成一帧,对此帧按位时分复用并串行发送出去。同时,A/D输入端的模拟电压值将通过FPGA的处理,显示在七段数码管上。在收端,FPGA首先从串行码中提取位时钟,然后识别帧同步。当识别出帧同步后,FPGA解复用三路并行码,分别将这三路并行码送到后面的D/A变换器、LED1和LED2同时,第一路并行码通过FGA的处理,显示到七段数码管上。传输帧结构如图3-1所示:第7页共63页帧同步第一路第二路|第三路图3-1传输帧结构总系统框图如图3-2所示:七段数码管七段数码管A/DD/A信道DI P1立FPGA收端FPGALED 1DIP2LED2图3-2总系统框图3.2发端系统设计图3-3是发端系统方框图七数码簣豆丁A/D信道DP1愛端FPGADIP2图3-3发端系统方框图如图3-3所示,发端有三路信号:A/D变换信号、拨码开关1和拨码开关2产生的8位信码。AD变换的信码经过FPGA处理显示到七段译码管上,它代表变换前模拟信号的电压值。由于三路信号都是静态信号,因此输入不用进行码速变挨和码速调轄。输出信号的码速率为256Kbps。发端电路在做PCB时需要单层布线,因此将发端系统板倣成三块小板,分为三个图,分别是发端主图、AD变换图和LED显示图。发端主图如34所示,以发端FPGA为核心,其它功能块逐一实现。为了FGA运行的稳定,要在其周围加入6个滤波电容,电容值为0.1uF。拨码开关与排阻共同构成八位信码,分别接到FPGA的8个I/0端口。复位电路是系统正常运行的必要部分,它由按键开关,电解电容和电阻构成。主图板与AD变换板、LED显示板之间用插针和电线连接。这些插针和电线将为A/D变换板和LED显示第8页共63页板提供电源和通信路径。此外,FPGA还需要配置电路。配置电路在开杌时将配置文件载入到FPGA中,FPGA才可以工作。配置电路由上拉电阻和插座组成,其中,五个端口接到FGA五个配置引脚,他们是:DATA0、 sTATuS、 nCONFIG、 CONF DONE与DCLK。3图AA399999温899998旨若起Ed kDYnizisr含已四=图3-4发端主图原理图A/D变换图如图35所示,要说明的是,这里没有采用并行A/D,而是采用了串行A/D,这样可以节省FPGA的管脚。我使用的ADC型号是TC549。TLC549转换输入端模拟量为数字量,为FPGA提供串行数据。这块板的电源由主图板提供,电源端接到主图板的电源端。TLC549需要一片0.1uF的陶瓷电容为芯片的电源端滤波。在做PCB时,这片电容应靠近芯片的VCC与GND。TLC549的模拟输入量有电位器分压和外部输入,通过单刀双掷开关选择。外部输入的模拟量可以是信号源输出,音频输入等。AA「区YcAy图3-5AD变换图第9页共63页LED显示图如图3-6所示,我用五位LED显示模拟电压值。它可以提供0.0001的显示精度。这五位LED由一位独立LED和一个四LED组组成。这五个LED采用扫描方式显示。扫描显示是LED显示的常用方法。通过五个PNP管控制五个LED分时发光,时隙为32ms。在此时隙下,人眼不会察觉到LED分别点亮,而是同时在亮。此法不仅节省七段译码驱动芯片和FPGA的管脚,而且节约电能。小数点的位置固定不变:因此只需将独立LED的小数点设计为常亮。LED数码管采用共阳极,公共端接PP发射极,PNP集电极接电源,PNP的导通由FPGA控制。七段译码芯片采用DM74LS47,它是一片驱动共阳极LED数码管的芯片。同样,在这片芯片的VCC与GND之间加入0.1uF陶瓷滤波电容和essOyNC 5v In图3-6LED显示图3.3收端系统设计收端系统框图如图3-7所示七段数码管D/A信道收端FPGAED1LED2图3-7收端系统框图
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